JPS58103151A - 半導体基板の検査方法 - Google Patents
半導体基板の検査方法Info
- Publication number
- JPS58103151A JPS58103151A JP56204385A JP20438581A JPS58103151A JP S58103151 A JPS58103151 A JP S58103151A JP 56204385 A JP56204385 A JP 56204385A JP 20438581 A JP20438581 A JP 20438581A JP S58103151 A JPS58103151 A JP S58103151A
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- JP
- Japan
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- chip
- pattern
- inspection
- semiconductor substrate
- mask
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板の検査方法に関する。
半導体装置の大規模集積化に伴ない、チップ寸法の増大
、パターン寸法の微細化の努力が精力的に続けられてい
る。チップ寸法の増大およびパターン寸法の微細化によ
り、従来用いられていたー２゜ 括露光方式のマスクアライナ−ではパターン不良率が急
激に増加するため、最近では縮小投影露光方式のマスク
アライナ−の実用化検討が進められている。縮小投影露
光方式では、マスクを所望パターンの数倍の大きさで製
作するため、マスク製作に基因するパターン不良は減少
し、よシ微細なパターンの形成も可能となる。またマス
ク合わせ工程でマスク上に異物が付着したとしても、縮
小投影であるため異物によるパターン不良は一括露光方
式に比べると減少する。
、パターン寸法の微細化の努力が精力的に続けられてい
る。チップ寸法の増大およびパターン寸法の微細化によ
り、従来用いられていたー２゜ 括露光方式のマスクアライナ−ではパターン不良率が急
激に増加するため、最近では縮小投影露光方式のマスク
アライナ−の実用化検討が進められている。縮小投影露
光方式では、マスクを所望パターンの数倍の大きさで製
作するため、マスク製作に基因するパターン不良は減少
し、よシ微細なパターンの形成も可能となる。またマス
ク合わせ工程でマスク上に異物が付着したとしても、縮
小投影であるため異物によるパターン不良は一括露光方
式に比べると減少する。
さらにマスク上のパターンは所望のパターンの数倍の大
きさに形成されているため、マスク製作費が安価になシ
、またマスク検査も容易でかつ検査コストも安価になる
。
きさに形成されているため、マスク製作費が安価になシ
、またマスク検査も容易でかつ検査コストも安価になる
。
縮小投影露光方式は以上述べた以外にも数多くの特徴を
もつものであるが、１チツプごとに順次露光を行なって
いくためスルーブツトの小さいのが欠点である。
もつものであるが、１チツプごとに順次露光を行なって
いくためスルーブツトの小さいのが欠点である。
また半導体装置の大規模集積化に伴ない内蔵する機能が
増大し、半導体装置の検査工程でのスル−プットは著し
く小さくなっている。
増大し、半導体装置の検査工程でのスル−プットは著し
く小さくなっている。
本発明は上記従来の欠点に鑑みてなされたものであり、
パターン不良を有する半導体チップを飛び越して検査工
程を行ない、半導体装置の検査工程でのスループットを
増大することを可能とする半導体基板の検査方法を提供
するものである。
パターン不良を有する半導体チップを飛び越して検査工
程を行ない、半導体装置の検査工程でのスループットを
増大することを可能とする半導体基板の検査方法を提供
するものである。
以下本発明を実施例を用いて詳細に説明する。
第１図、第２図および第３図は本発明よりなる半導体基
板の検査方法の第１の実施例を示す図であり、第１図は
マスク合わせ工程を、第２図は検査工程を、第３図は組
立工程を示している。
板の検査方法の第１の実施例を示す図であり、第１図は
マスク合わせ工程を、第２図は検査工程を、第３図は組
立工程を示している。
まず第１図のマスク合わせ工程について説明する。酸化
等の半導体処理の施された半導体基板にレジストを塗布
後、縮小投影露光方式マスクアライナ−１を用いてマス
ク合わせ工程に進む。マスク合わせ工程ではまず始めの
チップにおいて、そのチップの良・不良の判別を行なう
。良・不良の判別はマスクアライナ−１に接続された記
憶装置２にそのチップの番地として記憶されている。記
憶装置２から読み出してきた良・不良の判別が良であれ
ば、マスクアライナ−１によりそのチップにアライメン
ト操作および露光処理を施し次のチップへ移る。これと
反対にもしそのチップが不良であればアライメント操作
・露光処理を行なわずにそのチップを飛び越して次のチ
ップへ移る。前記マスク合わせ工程が第１回目のマスク
合わせ工程であれば、前記記憶装置２には良・不良の判
別が記憶（入力）されていないため、全チップを良と判
別して露光処理を行なう。この場合アライメントキーが
半導体基板上に形成されていないため、アライメント操
作は不要となる。以下、上記良・不良の判別、アライメ
ント操作および露光処理を各チップに順次施こしていっ
てマスク合わせ工程を終了する。
等の半導体処理の施された半導体基板にレジストを塗布
後、縮小投影露光方式マスクアライナ−１を用いてマス
ク合わせ工程に進む。マスク合わせ工程ではまず始めの
チップにおいて、そのチップの良・不良の判別を行なう
。良・不良の判別はマスクアライナ−１に接続された記
憶装置２にそのチップの番地として記憶されている。記
憶装置２から読み出してきた良・不良の判別が良であれ
ば、マスクアライナ−１によりそのチップにアライメン
ト操作および露光処理を施し次のチップへ移る。これと
反対にもしそのチップが不良であればアライメント操作
・露光処理を行なわずにそのチップを飛び越して次のチ
ップへ移る。前記マスク合わせ工程が第１回目のマスク
合わせ工程であれば、前記記憶装置２には良・不良の判
別が記憶（入力）されていないため、全チップを良と判
別して露光処理を行なう。この場合アライメントキーが
半導体基板上に形成されていないため、アライメント操
作は不要となる。以下、上記良・不良の判別、アライメ
ント操作および露光処理を各チップに順次施こしていっ
てマスク合わせ工程を終了する。
マスク合わせ工程終了後、半導体基板に現像処理を施し
パターンを形成する。パターンの形成された半導体基板
は次にパターン検査装置３によるパターン検査へと進む
。パターン検査ではまず始めのチップの良・不良の判別
を前記記憶装置よりの出力により行なう。そのチップの
判別がもし不良であれば良・不良の識別を行なわずに次
のチップへ進み、反対に良であれば、上記マスク合わせ
工程で形成されたパターンをマスクパターンと比較し、
そのチップのパターンの良・不良の識別を行なう。上記
チップのパターンがパターン形成不良と判断された場合
、そのチップの番地を前記記憶装置２に入力し、不良と
して記憶する。また良と判断された場合は次のチップへ
進む。
パターンを形成する。パターンの形成された半導体基板
は次にパターン検査装置３によるパターン検査へと進む
。パターン検査ではまず始めのチップの良・不良の判別
を前記記憶装置よりの出力により行なう。そのチップの
判別がもし不良であれば良・不良の識別を行なわずに次
のチップへ進み、反対に良であれば、上記マスク合わせ
工程で形成されたパターンをマスクパターンと比較し、
そのチップのパターンの良・不良の識別を行なう。上記
チップのパターンがパターン形成不良と判断された場合
、そのチップの番地を前記記憶装置２に入力し、不良と
して記憶する。また良と判断された場合は次のチップへ
進む。
以下同様に上記良・不良の判別、良・不良の識別および
不良の認識を各チップに順次行なって、パターン検査を
終了する。
不良の認識を各チップに順次行なって、パターン検査を
終了する。
パターン検査終了後、半導体基板はエツチング。
酸化等の次の半導体処理工程へ進む。以下同様に第１図
に示したマスク合わせ工程およびノ（ターン検査を複数
回繰り返して半導体基板上の各チップに半導体装置が形
成される。
に示したマスク合わせ工程およびノ（ターン検査を複数
回繰り返して半導体基板上の各チップに半導体装置が形
成される。
半導体装置が複数個形成された半導体基板は次に各チッ
プの半導体装置の検査工程に進む。第２図の検査工程に
示しているよ゛うに、半導体装置の形成された半導体基
板をテスター４に設置し、まず始めのチップの良・不良
の判別を記憶装置より読み出した不良チップの番地出力
に照らし合わせて行なう。そのチップが不良であれば電
気特性の検査は行なわずに次のチップへ進む。そのチッ
プが良であれば電気特性の検査を行ない、検査結果が良
であれば次のチップへ、検査結果が不良であればそのチ
ップの番地を前記記憶装置に入力し不良として記憶した
後、次のチップへ進む。
プの半導体装置の検査工程に進む。第２図の検査工程に
示しているよ゛うに、半導体装置の形成された半導体基
板をテスター４に設置し、まず始めのチップの良・不良
の判別を記憶装置より読み出した不良チップの番地出力
に照らし合わせて行なう。そのチップが不良であれば電
気特性の検査は行なわずに次のチップへ進む。そのチッ
プが良であれば電気特性の検査を行ない、検査結果が良
であれば次のチップへ、検査結果が不良であればそのチ
ップの番地を前記記憶装置に入力し不良として記憶した
後、次のチップへ進む。
以下同様な検査工程を各チップに順次施していき検査工
程を終了する。
程を終了する。
検査工程終了後、半導体基板は組立工程へ進む。
第３図の組立工程に示しているように、チップ状に分割
された半導体装置の形成されている各チップは記憶装置
２より読み出した良・不良の判別を示す番地出力に対応
して、良であるチップのみ順次域シ出して組立装置６に
より組立を行なう。
された半導体装置の形成されている各チップは記憶装置
２より読み出した良・不良の判別を示す番地出力に対応
して、良であるチップのみ順次域シ出して組立装置６に
より組立を行なう。
以上の実施例において、マスクアライナ−１゜パターン
検査装置３．テスター４および組立装置６に接続されて
いる記憶装置２としては同一の記憶装置を用いたが、各
装置の記憶装置としては別７−２ 個のものを用いて磁気テープのみを共用して記憶データ
を利用することもできる。
検査装置３．テスター４および組立装置６に接続されて
いる記憶装置２としては同一の記憶装置を用いたが、各
装置の記憶装置としては別７−２ 個のものを用いて磁気テープのみを共用して記憶データ
を利用することもできる。
またマスクアライナ−として縮小投影露光方式のマスク
アライナ−を用いたが、縮小投影露光方式に限られるも
のではなく１チツプづつあるいは複数のチップづつ露光
する方式でも良い。
アライナ−を用いたが、縮小投影露光方式に限られるも
のではなく１チツプづつあるいは複数のチップづつ露光
する方式でも良い。
次に本発明よシなる半導体基板の検査方法の第２の実施
例につき説明する。この第２の実施例では第１の実施例
の記憶装置のかわりにインクジェットによるマーキング
を用いた。すなわち、マスクアライナ−でまずアライメ
ント操作を行なう前にチップ上にインクジェットによる
マーキングの有無を光の反射像により確認し、マーキン
グがあればそのチップにはパターン不良があるというこ
とを意味しているのでアライメント操作・露光処理は行
なわずに次のチップへ進む。マーキングがなければその
チップへのアライメント操作・露光処理を行なった抜法
のチップへ進み、以下同様な処理を順次各チップに施し
てマスク合わせ工程を終了する。
例につき説明する。この第２の実施例では第１の実施例
の記憶装置のかわりにインクジェットによるマーキング
を用いた。すなわち、マスクアライナ−でまずアライメ
ント操作を行なう前にチップ上にインクジェットによる
マーキングの有無を光の反射像により確認し、マーキン
グがあればそのチップにはパターン不良があるというこ
とを意味しているのでアライメント操作・露光処理は行
なわずに次のチップへ進む。マーキングがなければその
チップへのアライメント操作・露光処理を行なった抜法
のチップへ進み、以下同様な処理を順次各チップに施し
てマスク合わせ工程を終了する。
半導体基板に現像処理を施した後、パターン検査装置で
順次各チップのパターン検査を行なう。
順次各チップのパターン検査を行なう。
パターン不良のあるチップにはインクジェットによるマ
ーキングを施す。
ーキングを施す。
検査工程では各チップの半導体装置の電気特性の検査に
先立ってマーキングの検出を行ない、マーキングがあれ
ば次のチップへ、なければ半導体装置の電気特性の検査
を行なう。以下同様に各チップに順次、マーキングの検
出および半導体装置の電気特性の検査を施し、電気特性
が不良であれば新たにマーキングを施す。
先立ってマーキングの検出を行ない、マーキングがあれ
ば次のチップへ、なければ半導体装置の電気特性の検査
を行なう。以下同様に各チップに順次、マーキングの検
出および半導体装置の電気特性の検査を施し、電気特性
が不良であれば新たにマーキングを施す。
組立工程では半導体基板の各チップに、マスク合わせ工
程、検査工程で施された不良のマーキングを検出し、良
品チップのみ組立を行なう。
程、検査工程で施された不良のマーキングを検出し、良
品チップのみ組立を行なう。
以上の第２の実施例で述べたように、第２の実施例にお
いては第１の実施例で不良チップの判別および認識に用
いた記憶装置をインクジェットによるマーキングに変え
たものである。インクジエ、？トによるマーキングを用
いたことにより、各工程で作業者が半導体基板内の不良
チップの分布等を直接目で確認でき、その結果を半導体
装置の製造工程に迅速にフィードバックすることができ
る。
いては第１の実施例で不良チップの判別および認識に用
いた記憶装置をインクジェットによるマーキングに変え
たものである。インクジエ、？トによるマーキングを用
いたことにより、各工程で作業者が半導体基板内の不良
チップの分布等を直接目で確認でき、その結果を半導体
装置の製造工程に迅速にフィードバックすることができ
る。
なお第２の実施例のインクジェットによるマーキングの
代わシにレーザによるマーキングを用いることもできる
。レーザを用いるとマーキングを小さくすることが可能
になるため、たとえばアライメントキー上にレーザによ
るマーキングを施すことによりアライメント操作とマー
キングの検出が同時に行なえる、また各チップの寸法が
小さくても適用可能であるなどの新入な特徴が見出され
る。
代わシにレーザによるマーキングを用いることもできる
。レーザを用いるとマーキングを小さくすることが可能
になるため、たとえばアライメントキー上にレーザによ
るマーキングを施すことによりアライメント操作とマー
キングの検出が同時に行なえる、また各チップの寸法が
小さくても適用可能であるなどの新入な特徴が見出され
る。
以上の第１の実施例および第２の実施例において、良・
不良の判別、識別および不良の認識等の動作はすべて自
動化が可能であり、マスク合わせ工程、検査工程および
組立工程において、自動化された半導体基板の製造およ
び検査ラインを構成できる。またパターン検査あるいは
電気特性の検査工程に昼いて、経験的に知られている不
良チップの極在する領域にのみ本発明の半導体基板の検
査方法を適用し、さらにスループットの向上を図１０、
− ることも可能である。また上記検査をチップ内の最も不
良の発生し易諭パターンについて行なうこと、あるいは
電気特性の検査をチップ内の半導体装置の特定の装置に
ついてのみ、あるいはテストトランジスタについてのみ
行なうことなども可能である。
不良の判別、識別および不良の認識等の動作はすべて自
動化が可能であり、マスク合わせ工程、検査工程および
組立工程において、自動化された半導体基板の製造およ
び検査ラインを構成できる。またパターン検査あるいは
電気特性の検査工程に昼いて、経験的に知られている不
良チップの極在する領域にのみ本発明の半導体基板の検
査方法を適用し、さらにスループットの向上を図１０、
− ることも可能である。また上記検査をチップ内の最も不
良の発生し易諭パターンについて行なうこと、あるいは
電気特性の検査をチップ内の半導体装置の特定の装置に
ついてのみ、あるいはテストトランジスタについてのみ
行なうことなども可能である。
以上述べたように、本発明よりなる半導体基板の検査方
法においては半導体基板上に形成されたパターンとマス
クパターンを比較して不良パターンの検出を行ない、次
のマスク合わせ工程あるいは検査工程で不良パターンを
有する半導体チップを飛び越して上記工程を行なうこと
により、マスク合わせ工程あるいは検査工程でのスルー
プットの増大を図るものであシ、マスク合わせ工程が回
を重ねるに従って、また特に長時間を要する検査工程に
おいてその効果は著しく顕著なものとなる。
法においては半導体基板上に形成されたパターンとマス
クパターンを比較して不良パターンの検出を行ない、次
のマスク合わせ工程あるいは検査工程で不良パターンを
有する半導体チップを飛び越して上記工程を行なうこと
により、マスク合わせ工程あるいは検査工程でのスルー
プットの増大を図るものであシ、マスク合わせ工程が回
を重ねるに従って、また特に長時間を要する検査工程に
おいてその効果は著しく顕著なものとなる。
第１図は本発明の一実施例における半導体基板の製造方
法を示すマスク合わせ工程図、第２図は同方法における
検査工程図、第３図は同方法における組立工程図である
。 １・・・・・・マスクアライナ−１２・・・・・・記憶
装置、３・・・・・・パターン検査装置、４・・・・・
・テスター、６・・・・・・組立装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２５Ａ ａＳ図
法を示すマスク合わせ工程図、第２図は同方法における
検査工程図、第３図は同方法における組立工程図である
。 １・・・・・・マスクアライナ−１２・・・・・・記憶
装置、３・・・・・・パターン検査装置、４・・・・・
・テスター、６・・・・・・組立装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２５Ａ ａＳ図
Claims (1)
- 半導体基板上の各半導体チップにマスクパターンを転写
する工程と、前記半導体チップに転写されたパターンと
前記マスクパターンを比較し前記半導体チップの前記パ
ターンの良あるいは不良を検査する工程とを有し、前記
パターンの良あるいは不良の検査結果に基いて不良の半
導体チップを識別し、前記不良の半導体チップ内の半導
体装置の特性検査工程を飛び越して順次前記半導体装置
への特性検査工程を施すことを特徴とする半導体基板の
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204385A JPS58103151A (ja) | 1981-12-16 | 1981-12-16 | 半導体基板の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204385A JPS58103151A (ja) | 1981-12-16 | 1981-12-16 | 半導体基板の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103151A true JPS58103151A (ja) | 1983-06-20 |
Family
ID=16489653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204385A Pending JPS58103151A (ja) | 1981-12-16 | 1981-12-16 | 半導体基板の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042842A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 微細パタ−ン欠陥検出方法 |
| JPS6130044A (ja) * | 1984-07-20 | 1986-02-12 | Nippon Denso Co Ltd | 半導体チツプの検査方法 |
| JPH02208949A (ja) * | 1989-02-09 | 1990-08-20 | Mitsubishi Electric Corp | 半導体製造装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845179A (ja) * | 1971-06-25 | 1973-06-28 | ||
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
| JPS53129587A (en) * | 1977-04-18 | 1978-11-11 | Jeol Ltd | Electron beam exposure unit |
-
1981
- 1981-12-16 JP JP56204385A patent/JPS58103151A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845179A (ja) * | 1971-06-25 | 1973-06-28 | ||
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
| JPS53129587A (en) * | 1977-04-18 | 1978-11-11 | Jeol Ltd | Electron beam exposure unit |
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| JPS6130044A (ja) * | 1984-07-20 | 1986-02-12 | Nippon Denso Co Ltd | 半導体チツプの検査方法 |
| JPH02208949A (ja) * | 1989-02-09 | 1990-08-20 | Mitsubishi Electric Corp | 半導体製造装置 |
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