JPS58103163A - 容量素子 - Google Patents
容量素子Info
- Publication number
- JPS58103163A JPS58103163A JP56201618A JP20161881A JPS58103163A JP S58103163 A JPS58103163 A JP S58103163A JP 56201618 A JP56201618 A JP 56201618A JP 20161881 A JP20161881 A JP 20161881A JP S58103163 A JPS58103163 A JP S58103163A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- lower electrode
- dummy
- capacitance
- weight
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/14—Subject matter not provided for in other groups of this subclass comprising memory cells that only have passive resistors or passive capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の利用分野
本発明は、重み付き容量を用いたＡ／Ｄ又はＤ／Ａ変換
器をＬＳＩ化する場合に容量の重み付けが正確になされ
かつ面積が小さくなるようにした容量素子に関するもの
である。
器をＬＳＩ化する場合に容量の重み付けが正確になされ
かつ面積が小さくなるようにした容量素子に関するもの
である。
（２）従来技術
重み付は容量を集積回路上に作る場合第１図に４ビツト
用の例で示すように単位となる容量セルを重みの個数だ
け結合して使うことが行なわれる。
用の例で示すように単位となる容量セルを重みの個数だ
け結合して使うことが行なわれる。
図では上部電極１０は各セル共通に接続され、下部電極
１１は各々の重みごとに重みが１の下部電極引出し線１
１１Ａ、ＩＩＩＢには容量セルを１個、重みが２の下部
電極引出し線１１２には２個というように接続されてい
る。下部電極の接続方向は電極１１４あるいは１１８の
ように一定ではなく上下左右のいずれにも接続されたり
されなかったシする。・したがって単位容量を配置する
場合下部電極はお互いに四方にスペースをとっておかね
ばならない。また上部電極１０は例えば縦方向だけに相
互接続されるものとしても、下部電極の縦方向への接続
の有無により容量が変化しないようにする丸めに下部電
極接続用の空間はあけておかねばならない。さらにマス
ク合わせのずれによシこれらの配置がいく分かずれても
下部電極の有無による容！誤差を発生しないようにする
には上部１１Ｌ極１０を下部電極１１に対し一足量内側
に配置しておかねばならない。以上のことを考慮すると
単位容量セルの全面積に対する正味の容量面積は小さい
ものとなる。
１１は各々の重みごとに重みが１の下部電極引出し線１
１１Ａ、ＩＩＩＢには容量セルを１個、重みが２の下部
電極引出し線１１２には２個というように接続されてい
る。下部電極の接続方向は電極１１４あるいは１１８の
ように一定ではなく上下左右のいずれにも接続されたり
されなかったシする。・したがって単位容量を配置する
場合下部電極はお互いに四方にスペースをとっておかね
ばならない。また上部電極１０は例えば縦方向だけに相
互接続されるものとしても、下部電極の縦方向への接続
の有無により容量が変化しないようにする丸めに下部電
極接続用の空間はあけておかねばならない。さらにマス
ク合わせのずれによシこれらの配置がいく分かずれても
下部電極の有無による容！誤差を発生しないようにする
には上部１１Ｌ極１０を下部電極１１に対し一足量内側
に配置しておかねばならない。以上のことを考慮すると
単位容量セルの全面積に対する正味の容量面積は小さい
ものとなる。
なお第２図（ａ）に単位容量の断面図を示す。１２はノ
ー間絶縁膜でおる。容量値をさらに大きくするために第
２図（ｂ）の工うに容量形成部１３をさらに設けこの部
分のノー間絶縁膜１２を４くすることもよく行なわれる
。
ー間絶縁膜でおる。容量値をさらに大きくするために第
２図（ｂ）の工うに容量形成部１３をさらに設けこの部
分のノー間絶縁膜１２を４くすることもよく行なわれる
。
第１図でのもう一つの問題点は容量周辺部で境界条件が
内部と異なるために生じる誤差である。
内部と異なるために生じる誤差である。
これはレジストの露光条件、パターンのエツチング条件
、電界の分布などが周辺部と内部とで異なるために生じ
るものと考えられる。これを防ぐ丸めに従来各容量セル
ごとにダず−パターンを入れることが行なわれている。
、電界の分布などが周辺部と内部とで異なるために生じ
るものと考えられる。これを防ぐ丸めに従来各容量セル
ごとにダず−パターンを入れることが行なわれている。
しかしこの方法は単位セルの大きさが大きくなるためピ
ット数が多くなると全体の面積も単位セル数に比例して
増大するという問題がある。
ット数が多くなると全体の面積も単位セル数に比例して
増大するという問題がある。
（３）発明の目的
本発明は重みつき容量の相対誤差をできる限シ小さく抑
えかつ容ｆ部分の面積が小さくてすむような素子を提供
することを目的とする。
えかつ容ｆ部分の面積が小さくてすむような素子を提供
することを目的とする。
（４）実施例
第３図は本発明の重み付き容量を８ビツトの場合につい
て図示したものである。図中右上りのノ・ツチングは上
部電極を上部ダミー電極１０Ｄに接続した容量でｓｂダ
ミー容容量タイプ色呼ぶことにする。また右下シのハツ
チングをした容量は下部電極を下部ダミー電極１１Ｄに
接続したものでありダミー容量タイプ２と呼ぶことにす
る。上下のダミー電極１０Ｄ、ＩＩＤは一定の直流レベ
ルに固定しておけばよく一般には接地しておけばよい。
て図示したものである。図中右上りのノ・ツチングは上
部電極を上部ダミー電極１０Ｄに接続した容量でｓｂダ
ミー容容量タイプ色呼ぶことにする。また右下シのハツ
チングをした容量は下部電極を下部ダミー電極１１Ｄに
接続したものでありダミー容量タイプ２と呼ぶことにす
る。上下のダミー電極１０Ｄ、ＩＩＤは一定の直流レベ
ルに固定しておけばよく一般には接地しておけばよい。
なお容量本体部分は実体図として描いているが周囲の引
出し線（１０，１１００１Ａ〜１１１２８゜１０Ｄ、Ｉ
ＩＤ）は一本の線で配線であることを表現している。ま
た実線は下部電極１１と同一の層、破線は上部電Ｊｔ７
ＡＩＯと同一の層による配線を示し、０印は両配線を電
気的に結合するコンタクトである。この図では各容量セ
ルごとに容量形成部１３が図示されている。
出し線（１０，１１００１Ａ〜１１１２８゜１０Ｄ、Ｉ
ＩＤ）は一本の線で配線であることを表現している。ま
た実線は下部電極１１と同一の層、破線は上部電Ｊｔ７
ＡＩＯと同一の層による配線を示し、０印は両配線を電
気的に結合するコンタクトである。この図では各容量セ
ルごとに容量形成部１３が図示されている。
本図における容量の構造を説明する。下から５段目以上
については単位容量が横に１８個並び下部電極は共通に
接続されている。また両端の１ケずつはタイプ１のダミ
ー容量であるから上部電極ｌＯに接続されているのは１
６個分である。これが重み１６以上の容１１’ｒ構成す
るための単位となってお）以後ブロックと呼ぶことにす
る。重み１６の容量は下部電極１００１６によｐ制御さ
れ、これを中央にして重み３２の容量がその両側に、さ
らにその両側に重み６４の容量、さらに両側に重み１２
８の容量と配置され合計１５本のブロックが配置される
。そしてその両側を１本ずつタイプ２のダミー容量（下
部電極１１ＤＩ、１１Ｄ２）ではさみ上部電極ｌＯはこ
のタイプ１のダず一容量上で横に接続している。その下
側には重み８〜１の容量がタイプ２のダミー容量にはさ
まれながら配置される。
については単位容量が横に１８個並び下部電極は共通に
接続されている。また両端の１ケずつはタイプ１のダミ
ー容量であるから上部電極ｌＯに接続されているのは１
６個分である。これが重み１６以上の容１１’ｒ構成す
るための単位となってお）以後ブロックと呼ぶことにす
る。重み１６の容量は下部電極１００１６によｐ制御さ
れ、これを中央にして重み３２の容量がその両側に、さ
らにその両側に重み６４の容量、さらに両側に重み１２
８の容量と配置され合計１５本のブロックが配置される
。そしてその両側を１本ずつタイプ２のダミー容量（下
部電極１１ＤＩ、１１Ｄ２）ではさみ上部電極ｌＯはこ
のタイプ１のダず一容量上で横に接続している。その下
側には重み８〜１の容量がタイプ２のダミー容量にはさ
まれながら配置される。
容量セルの接続方向をこのように下部電極は横方向上部
電極は縦方向と分離することによシ従来必要であった下
部電極の四方向べのスペースが横方向に関して不要とな
り、また縦方向に下部電極がこないことから上部電極も
横幅いっばいまで広げることができ、この結果従来よシ
小さな面積で大きな容量値を得ることができるようにな
った。
電極は縦方向と分離することによシ従来必要であった下
部電極の四方向べのスペースが横方向に関して不要とな
り、また縦方向に下部電極がこないことから上部電極も
横幅いっばいまで広げることができ、この結果従来よシ
小さな面積で大きな容量値を得ることができるようにな
った。
また従来各型み付き容量間の容量値の相対誤差を小さく
するには同心円状の配置とすることが提案されているが
、本図のように中央から両側に向けて重みの大きな容量
を配置する構造にしても誤差をキャンセルする原理は全
く同じように作用するため、従来と変わらない精度が得
られる。重み８以下の容量は下部ダミー電極１１Ｄ１と
１１Ｄ２で囲む範囲の外にあるがこれはもともと重みが
小さいため誤差が全体に与える影響も小さいと考えられ
るからである。
するには同心円状の配置とすることが提案されているが
、本図のように中央から両側に向けて重みの大きな容量
を配置する構造にしても誤差をキャンセルする原理は全
く同じように作用するため、従来と変わらない精度が得
られる。重み８以下の容量は下部ダミー電極１１Ｄ１と
１１Ｄ２で囲む範囲の外にあるがこれはもともと重みが
小さいため誤差が全体に与える影響も小さいと考えられ
るからである。
また従来周辺の効果を除去するために各セルごとにダミ
ーパターンを入れていたものを本図のように全体の周辺
部に１列入れるような構造とすることによシ、今まで述
べたような単純なセル構造とすることができ、さらにビ
ット数が多くなると周辺部の占める比率は全体の面積に
比して相対的に小さくなるため、いっそう面積増を抑え
ることができる。なお重み８以下では一部にダミー容量
を配置できなくなる所が生じるがこれも全体への影響が
小さいという理由で許容できる範囲である。
ーパターンを入れていたものを本図のように全体の周辺
部に１列入れるような構造とすることによシ、今まで述
べたような単純なセル構造とすることができ、さらにビ
ット数が多くなると周辺部の占める比率は全体の面積に
比して相対的に小さくなるため、いっそう面積増を抑え
ることができる。なお重み８以下では一部にダミー容量
を配置できなくなる所が生じるがこれも全体への影響が
小さいという理由で許容できる範囲である。
しかしこの影響も無視できない場合は重み８以下の容量
を中央にはさみ込む構造も考えられる。
を中央にはさみ込む構造も考えられる。
以上述べたごとく本発明によればＬＳＩの中に高精度な
容量を比較的小さい面積で配置することができ、もって
トリミングなしで高精度なアナログ回路実現に供するこ
とができる。
容量を比較的小さい面積で配置することができ、もって
トリミングなしで高精度なアナログ回路実現に供するこ
とができる。
第１図、容量配置の従来例（４ｂｉｔ）、１０・・・上
部電極、１１・・・下部電極、ＩＩＩＡ、ＩＩＩＢ・・
・重み１の下部電極、１１２〜１１８・・・重み２〜８
の下部電極、第２図、容量の断面図、１２・・・層間絶
縁膜、１３・・・容量形成部、第３図、本発明の容量配
置例（ｓｂｉｔ）、ＩＯＤ・・・上部ダミー電極、１１
Ｄ・・・下部ダき一電極、１１００１Ａ、Ｂ・・・重み
１の下部電極、１１００２〜１１１２８・・・重み２〜
１２８″５！Ｊ １ 日 ０ ／Ｉ −２′ｌ 男 Ｚ 回 （０Ｌ） （しン
部電極、１１・・・下部電極、ＩＩＩＡ、ＩＩＩＢ・・
・重み１の下部電極、１１２〜１１８・・・重み２〜８
の下部電極、第２図、容量の断面図、１２・・・層間絶
縁膜、１３・・・容量形成部、第３図、本発明の容量配
置例（ｓｂｉｔ）、ＩＯＤ・・・上部ダミー電極、１１
Ｄ・・・下部ダき一電極、１１００１Ａ、Ｂ・・・重み
１の下部電極、１１００２〜１１１２８・・・重み２〜
１２８″５！Ｊ １ 日 ０ ／Ｉ −２′ｌ 男 Ｚ 回 （０Ｌ） （しン
Claims (1)
- 【特許請求の範囲】 １、容量の下部電極と上部電極を直交するように配置し
、さらにその外周部をダミーの容量とする容量素子。 ２、上記第１項において一本の下部電極と一本の上部醸
億が交叉してできる容量を単位容量としまたｎを定数と
するとき、下部電極板の方向に２１個の単位容量を配置
してこれをブロックとし、２”（ｍ、；＞ｎ）の重みを
持つ容量についてはブロック単位で４成して周囲をダミ
ー容量で囲んでグループとし、ｍ（ｎの重みを持つ容量
はグループの外側に適宜ダミー容′ＩＩＥ會はさんで配
置する容を素子。 ３、上記第２項において、各グループは中央のブロック
に２論の重みを割シ当て、以後その両側から外側に向か
って順次２ ｍ＋ １ 、２ ｌｉｅ １・・・・・・
を割り当てる容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201618A JPS58103163A (ja) | 1981-12-16 | 1981-12-16 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201618A JPS58103163A (ja) | 1981-12-16 | 1981-12-16 | 容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103163A true JPS58103163A (ja) | 1983-06-20 |
Family
ID=16444038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201618A Pending JPS58103163A (ja) | 1981-12-16 | 1981-12-16 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103163A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929998A (en) * | 1984-12-24 | 1990-05-29 | U.S. Philips Corp. | Integrated circuit having plural capacitances of different values |
| JPH02140968A (ja) * | 1988-11-21 | 1990-05-30 | Nec Corp | 半導体装置 |
| EP0704904A1 (en) * | 1994-09-30 | 1996-04-03 | Yozan Inc. | Capacitance forming method |
| JP2002368111A (ja) * | 2001-06-08 | 2002-12-20 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及び半導体装置 |
| JP2004505485A (ja) * | 2000-07-21 | 2004-02-19 | セミコンダクタ アイディアズ ツー ザ マーケット（アイ ティ オー エム） | デジタル制御キャパシタバンクを有する受信機 |
-
1981
- 1981-12-16 JP JP56201618A patent/JPS58103163A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929998A (en) * | 1984-12-24 | 1990-05-29 | U.S. Philips Corp. | Integrated circuit having plural capacitances of different values |
| JPH02140968A (ja) * | 1988-11-21 | 1990-05-30 | Nec Corp | 半導体装置 |
| EP0704904A1 (en) * | 1994-09-30 | 1996-04-03 | Yozan Inc. | Capacitance forming method |
| US5734583A (en) * | 1994-09-30 | 1998-03-31 | Yozan Inc. | Capacitance forming method |
| JP2004505485A (ja) * | 2000-07-21 | 2004-02-19 | セミコンダクタ アイディアズ ツー ザ マーケット（アイ ティ オー エム） | デジタル制御キャパシタバンクを有する受信機 |
| JP4828777B2 (ja) * | 2000-07-21 | 2011-11-30 | セミコンダクター アイディアズ トゥー ザ マーケット（アイ ティー オー エム）ビー ヴィ | デジタル制御キャパシタバンクを有する受信機 |
| JP2002368111A (ja) * | 2001-06-08 | 2002-12-20 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及び半導体装置 |
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