JPS60500111A - 半導体チツプパツケ−ジ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体チップパッケージ 発明の背景 本発明は、半導体集積回路（ＩＣ）のチップをプリント基板に接続するだめのチ ップパッケージ、特に高速・多ピンのチップパッケージに関する。

ＬＳＩ又はＶＬＳＩのチップを回路基板に取シ付ける方法としては、チップの電 気接点あるいはワイヤを回路基板上の接続部に直接接続することで十分である。

しかしながら、ＩＣチップを回路基板上に直接域シ付けるとチップの取υ外しが 困難となるので、この方法は修理やテストが目的のときには得策でない。

ＩＣチップを回路基板に取り付ける方法として望ましい方法は、１又は２以上の チップをチップパッケージ上に取ｐ付け、そしてこのチップパッケージを回路基 板に取り付けることである。このチップパッケージは、形状的には小型のプリン ト基板状をなし、回路基板に取シ付けるためのリード又はピンを多数有するもの □である。このようなチップパッケージの伝送特性は、その物理的構成の形ある いは種類によって異なる。ＩＣチップの動作速度が増大するに伴ない、チップパ ッケージの伝送特性を考慮することが必要になってくる。特に、チップパッケー ジとプリント基板の間に生ずる誘導雑音によってチップパッケージの設計は自ら 制限されてしまう。この雑音は、チップとプリント基板の間で伝送されるパルス 信号の立上り時間が５　ｕＳ　（５Ｘ１０＝　５ｅｃ）又はそれ以下になると問 題になってくる。さらに、チップパッケージのピン（信号用、接地用及び電源用 リード）の数が増大すると、リード相互間の間隔がつまり、クロストークが増加 することから、このような誘導雑音による信号歪みの問題は、益々厳しくなって 、ぐる。

それ故、問題は誘導雑音を低減した高速・多ピンのチップパッケージを設計する ことである。ここで高速であるとは、一般に信号の立上シ時間が５ｎＳ　以下の 場合を意味し、また多ピンであることとはピン数が６０以上の場合を意味してい る。

本発明に基づくチップパッケージは、少なくとも１つのＩＣチップを取シ付けら れるようになっておシ、少なくとも１層の接地用導電層、少なくとも１層の電源 用導電層及び分離した複数の信号線を有する信号層を少なくとも１層含む積層か らなるものである。相隣接する導電層は誘電体によって分離されている。このパ ッケージは、各信号線の幅及び最も近いところにある接地層又は電源層との距離 を調節することによって、プリント基板に対するインピーダンス整合を図ってい る。パッケージには、信号線、接地層及び電源層をそれぞれ回路基板に接続する ためのスルーホールが多数設けられておシ、このスルーホールは誘導雑音を低減 するため一定のパターンで配列されている。特に、接地用及び電源用スルーホー ルは、パッケージ上で完全な対称配列となるように配置されてお９、また各信号 用スルーホールは電源用又は接地用スルーホールの近くに配置されている。

第１図は本発明に基づくチップパッケージを示したものであ、９、ＩＣチップを ２つ取シ付けるようになっている。

第２図は第１図のチップパッケージの断面図を示すも２つの図面は、２つの高速 ・多ピンのＩＣチップ（示されていない）を回路基板（示されていない）に接続 するよう設計したチップパッケージ１０を示している。このチップパッケージは 、番号１５．１６．１１．１８．１９及び２０で示された６層の導電層を含む積 層からなっている。層１５〜１８には、それぞれ、銅などの導体が間隔を置いて 多数配置されており、この目的は後に述べることにするが、これらの層は以後信 号層Ｓ１、Ｓ２、Ｓ、及びＳ、ということにする。層１９及び２０は、それぞれ 銅などの導電体を材料とする１枚の膜からなっておシ、層１９はチップパッケー ジ１０の接地プレインＧとなシ、また層２０は電源プレインＰとなっている。層 １５〜１８の各層の間には、誘電体でおるエポキシガラスを材料とする層８５が 配置されている。

チップパッケージ１０は、この上に２つのＩＣチップを取っ付け、これを回路基 板に取り付けたとき、２つのチップの信号、電源及び接地の各入出力と回路基板 とを電気的に接続するのに適するようになっている。さらにチップ１０Ｉ′ｉ、 必要によシ２つのチ゛ツブを直接電気的に接続できるようになっている。

２つの半導体チップを取り付けるため、本実施例においては、チップパッケージ １Ｇの上面１３に接点群１４からなるコネクタ一部１１及び１２が設けられてい る。

コネクタ一部１１拉び１２の接点群１４は、ここに取り付けるＩＣチップの端子 パターンに合せて矩形状に配列されている。ここに示した実施例においては、コ ネクタ一部１１及び１２はそれぞれ各辺２１本ずつ合計８４本の入力、出力、電 源及び接地リードからなる多ピンの１、Ｃチップを取っ付けるようになっている 。

電気的接続を行うため、本実施例に基づくチップパッケージ１０には２つのスル ーホールのアレイが設けられておシ、第１のアレイは平行な８つの孔の列からな シ、また他方のアレイの孔は前記第１の７レイの間に配置され、「連絡線」と言 われるものである。各スルーホール２１は通常のプリント基板技術におけると同 じように、開口２２があシ、パッケージ１０内の複数の層を貫通し、そして開口 ２２の内壁は例えば銅などの金属膜２３で覆われている。例えば第２図のスルー ホール２４のように、第１のアレイの列６９及び７２の２つの列の各スルーホー ルは接地プレイン１９と電気的に接続されている。列６９及び７２のスルーホー ルは、したがって「接地ホール」と言われる。クリアランスホール２５は、スル ーホール２４の導電面２３と電源プレイン２０とを分離している。同様に第２図 の２６のように、第１のアレイの列７０及び７１の各スルーホールは、電源プレ イン２０と電気的に接続され、また接地プレイン１９とはこの上のクリアランス ホールによって電気的に分離されている。

これらの列７０及び７１のスルーホールは「電源ホーＪＬＪと言われる。

第２図のスルーホール２７のように、他の４つの列６５．６６．６７及び６８の 各スルーホールは、接点１４に接続された導体２８に電気的に接続されている。

接地プレイン１９及び電源プレイン２０のクリアランスホール２９−１及び２９ −２は、これら（信号用）スルーホールと接地プレイン及び電源プレインとを電 気的に分離する。

接地用、電源用及び信号用スルーホールの１つの目的は、スルーホール内壁の導 電面２３に接続された種々の素子をチップパッケージ１０が取シ付けられるプリ ント基板上の導体に電気的に接続するためのものである。これは、導体ピンをこ のスルーホール内に挿入し、そしてこのピンをスルーホール壁面及び回路基板の 導体素子にハンダ付けすることによって目的を達することができる。

一方スルーホールの導体２３の端部は、回路基板の素子に直接ハンダ付けされる 。

「連絡用」スルーホールの目的は、信号層１５〜１８のいずれかの導体を経由し て接点群１４の個々の接点間を接続するためのものである。また場合によっては 、連絡用スルーホールは、接点群１４の１つの接点と接地用、電源用及び信号用 スルーホールのどれかと接続するための導電路の１部を形成する役目もはたす。

各信号層の上に配線をし、また各配線間の交叉をさけるため、導体は各信号層の 上を一定の方向に敷かれている。したがって、信号層１５及び１８の導体は外縁 ３０及び３１に平行に走シ、また信号層１６及び１１の導体は外縁３２及び３３ に平行に走っている。

図面を見易くするため、図中には多数ある導体のうち、一部の導体のみを示して いる。第１図は実例であるが、この図で接点群１４の番号３４で示した接点は、 信号層１５の導体３６、信号層１６の導体３７及び導体３６と３７を接続する連 絡線３８とによって信号用スルーホール３５に接続されている。同様に、接点部 １１の接点３９と接点部１２の接点４０の間の接続線は、層１５の導体４１、層 １６の導体４３及び層１５の導体４５から構成されている。連絡線４２は、導体 ４１及び４３を接続し、また連絡線４４は導体４３及び４５を接続している。

同じく実例として第２図をみると、接点４６は層１５の導体４７に接続されてい る。連絡線４８は、導体４７を層１６の導体４９に接続し、この導体４９は第２ 図で示した断面に垂直の方向に配置されている。接地プレイン１９及び電源プレ イン２０のクリアランスホール５０及び５１は、いずれもこれらの面と連絡線４ ８とを分離するものである。もう１つ別の例として、連絡線５２は層１７の導体 ５３と層１８の導体５４を接続し、この導体５３は、信号用スルーホール５５に 接続されている。

再び第１図を参照すると、一部の接地用又は電源用接点１４は、連絡線によって 、直接接地層１９又は電源層２０に接続されている。例えば、接地用接点５６は 連絡線５７によって接地プレイン１９に接続され、また電源用接点５８は連絡線 ５９によって電源プレイン２０に接続されている。

これまで述べてきたように、ＩＣチップの動作速度が増大し、またチップパッケ ージのピン数が増加するに伴ない、チップパッケージの誘導雑音を低減すること が重要になってきている。本発明に基づくチップパッケージ１０においては、２ つの設計要領つまりチップパッケージ１０を、これを取シ付けようとする回路基 板とのインピーダンス整合をとるように設計すること、及びスルーホールを一定 の設計基準に基づきチップパッケージ１０内に分散配置することによって誘導雑 音を低減している。

よく知られるように、プリント基板はどのような形にしても種々の要因により決 する特性インピーダンスを有している。本発明に基づくチップパッケージ１０ば 、各信号層１５．１６．１７及び１８の導体のインピーダンスを調整することに よって、このチップパッケージを取シ付けようとする回路基板の特性インピーダ ンスに整合させている。信号用導体のインピーダンスは、導体の幅及び導体とこ れに一番近い定電位面（例えば接地プレイン１９又は電源プレイン２０）との距 離を調節して決められる。

細い裸線を埋めた線路の理論から、誘電体中に埋没し、定電位面に沿うような導 体のインピーダンスを計算することができる。誘電率くＲが４．２のエポキシガ ラス中に埋没し、等電位面上りの距離にある幅Ｗの導体のインピーダンス２は、 理論的にも実験的にも次式によって与えられる。

また、誘電率くＲの物体内にある導体に関しては一般に次式によって与えられる 。

（１）及び（２）式から各信号層の導体のインピーダンスが完全に等しくなるた めには、各層の導体それぞれについて、ｈとＷの比が完全に等しくなければなら ないことが明らかである。したがって、インピーダンス整合を最良に保つに信号 層１５及び１８、これは等電位面１９及び２０よりずっと離れているが、この層 の導体の幅Ｗは信号層１６及び１７の上の導体の幅より広くなっている。

チップパッケージ１０及びこれを取シ付けようとする回路基板との間の誘導雑音 を低減するため、信号用、接地用及び電源用スルーホールは本発明に基づく３つ の規則を満足するように配列されている。即ちこの規則は（１）接地用スルーホ ール及び電源用スルーホールは信号用スルーホールによって隔離し、（２）チッ プパッケージ上に対称的に配列し、そして（３）信号用スルーホールは、電源用 及び接地用スルーホールに隣接して配置することである。

これらの規則のチップパッケージ１０への適用法について、再び第１図を参照し つつ説明することにする。信号用スルーホールＳは、側縁３２及び３３に平行な 列６５．６６．６７及び６８をなして一定間隔で配列されている。接地用スルー ホールＧの列６９は、信号列６５と６６を分離し、また電源用スルーホールＰの 列γ０は６７と６８を分離する。電源用スルーホールの列７１は、信号列６５と 側縁３３の間にあシ、また、接地用スルーホールは信号列６８と側縁３２の間に ある。したがって、電源用及び接地用スルーホールは、信号用スルーホールによ って分離され、かつ対称に配置されることになる。

即ち、もし全ての電源用スルーホールを接地用スルーホールとし、また接地用ス ルーホールを電源用スルーホールとすると、チップパッケージ上のスルーホール の配列は結果的に変わらないことを意味している。例えば第１図の配列において 、信号列６５及び６８はそれぞれ両側に電源列及び接地列７１．６９及び７０、 γ２をもっている。同様の配列は前述のような電源用と接地用スルーホールの接 続を変換することによっても定現できる。また、信号用スルーホールは電源用及 び接地用スルーホールに隣接して配置されている。したがって、この配置は、誘 導雑音を低減するための前述の規則を満していることになる。

信号用、電源用及び接地用スルーホールに関する前述の規則を満足させるような 別の配置も考えることができる。

各信号用スルーホールは、接点部１１又は１２のいずれかの接点１４に接続され ている。接地用スルーホールは接地プレイン１９に直接接続されており、電源用 スルーホールは電源プレイン２０に直接接続されている。一方、一般には、信号 用スルーホールと信号用接点１４との間には１対１の対応が成シ立つが（ただし 、接点部１１と１２の内部接続用接点即ち接点３９と４０は除く）接地用及び電 源用スルーホールの数は接地用及び電源用接点１４の数よシも多くなっている。

このようにチップパッケージ１０に接地用及び電源用スルーホールが余分にある のは、前述の誘導雑音を低減するだめの規則を満足させるためである。

チップパッケージ１０の製造法については、ここで述べるようなスルーホールを 有するような積層構造に関する製造技術は既存のものであるが、ここでは述べな いことにした。

用淳調査報告

Claims (1)

【特許請求の範囲】
1. １．複数の誘電体層（８５）、チップパッケージ上に取シ付けるべき半導体チッ プに接続するようにした前記誘電体層の１つの表面（１３）上の導電性接点群（ １４）、導電性接地層（１９）、導電性電源層（２０）、及び前記誘電体層のう ちの異なる一対の層の間にそれぞれ配置された一対の信号層（１６，１７）から 成り、前記信号層のおのおのは複数の分離した導体（４３，３７）及び前記層を 通過し、前記導電性接点群（１４）の別の接点と前記導電性の層の別の層と接続 するスルーホール（２１）を有する半導体チップパッケージにおいて、前記信号 層（１６）の１つの上の導体（４３）の幅に対する前記層と前記接地層及び電源 層（１９１，２０）のうち最も近い層との距離の比率が、前記信号層（１７）の 別の層の上の導体の幅に対する前記層の別の層と前記接地層及び電源層のうち最 も近い層（２０）との間の距離の比率に完全に等しいことを特徴とする半導体チ ップパッケージ。 ２、請求の範囲第１の半導体チップパッケージにおいて、前記電源層及び接地層 に接続されたスル一ホール（７１，６９）がそれぞれ前記半導体チップパッケー ジ上で互に対称位置にあるように配置され、また前記の電源層に接続されたスル ーホール及び接地層に接続されたスルーホールは、それぞれ前記信号層の１つに 接続されたスルーホール（６５）によって分離されていることを特徴とする半導 体チップパッケージ。 ３、　請求の範囲第２の半導体チップパッケージにおいて、信号層に接続された 各スルーホール（６５〜６８）は電源層に接続されたスルーホール又は接地層に 接続されたスルーホールの１つに隣接して配置されることを特徴とする半導体チ ップパッケージ。 ｌ