JPS58106644A - アドレス変換機構付メモリ装置 - Google Patents
アドレス変換機構付メモリ装置Info
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- JPS58106644A JPS58106644A JP56203529A JP20352981A JPS58106644A JP S58106644 A JPS58106644 A JP S58106644A JP 56203529 A JP56203529 A JP 56203529A JP 20352981 A JP20352981 A JP 20352981A JP S58106644 A JPS58106644 A JP S58106644A
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- memory
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ装置に係〕、特にフロッピーディスク等
のバッファメモリ等を合せもつ処理装置のメモリとして
便用するに好適なアドレス変換機構付メモリ装置に関す
る。
のバッファメモリ等を合せもつ処理装置のメモリとして
便用するに好適なアドレス変換機構付メモリ装置に関す
る。
１６ビツトの処理装置では、物理アドレス空間は最大６
４に語でるる。このため従来は補助記憶装置１１１に用
い、補助記憶装置にプログラムを記憶させておき、こｔ
しから処理を行うプログラムのみを補助記憶装置から主
メモリに読み出し処理を実行するもの、あるいは、プロ
グ２ムだけでなくデータも補助記憶装置にｉｌき込んで
おき、必要なデータのみ主メモリに読み出し便用してい
る。このｉ台、補助記憶装置としては、磁気ドラムある
いは固定ヘッドディスクを使用している。これはアクセ
ス頻直が多いため高信頼性、高速度が要求されるからで
ある。ところが、マイクロコンピュータシステムにおい
ては、上記の高価な補助ＪＣ１装置を使用することは経
済的に許されない、そこで最近では、安価な７０ツピー
デイスクとｌＣメモリを組合わせ補助記憶装置として用
いている。ＩＣメモリは、ＬＳＩ技術の進歩と共に集積
密度が向上し、ｌチップ肖ｐ６４にビットの素子はビッ
ト当シの価格は安価であシますます需要が増加している
。このＩＣメモリをフロッピーディスクのバッファメモ
リとして使用している。この従来のシステムを第１図に
示す。
４に語でるる。このため従来は補助記憶装置１１１に用
い、補助記憶装置にプログラムを記憶させておき、こｔ
しから処理を行うプログラムのみを補助記憶装置から主
メモリに読み出し処理を実行するもの、あるいは、プロ
グ２ムだけでなくデータも補助記憶装置にｉｌき込んで
おき、必要なデータのみ主メモリに読み出し便用してい
る。このｉ台、補助記憶装置としては、磁気ドラムある
いは固定ヘッドディスクを使用している。これはアクセ
ス頻直が多いため高信頼性、高速度が要求されるからで
ある。ところが、マイクロコンピュータシステムにおい
ては、上記の高価な補助ＪＣ１装置を使用することは経
済的に許されない、そこで最近では、安価な７０ツピー
デイスクとｌＣメモリを組合わせ補助記憶装置として用
いている。ＩＣメモリは、ＬＳＩ技術の進歩と共に集積
密度が向上し、ｌチップ肖ｐ６４にビットの素子はビッ
ト当シの価格は安価であシますます需要が増加している
。このＩＣメモリをフロッピーディスクのバッファメモ
リとして使用している。この従来のシステムを第１図に
示す。
処理装置ｌに主メモリ２、フロッピーディスク４のバッ
ファメモリとしてのＩＣメモリ３及びフロッピーディス
ク４が接続されている６本システムのデータ転送につい
て示したのが第２図である。
ファメモリとしてのＩＣメモリ３及びフロッピーディス
ク４が接続されている６本システムのデータ転送につい
て示したのが第２図である。
フロッピーディスク４のアドレスθ、〜０８の内容をま
ずＩＣメモリ３に転送する。この場合ＩＣメモリ３は２
５６に語の容量を持っているため、７ｏノビ−ディスク
４より、最大２５６に語転送で籾る０次にＩＣメモリ３
の任意のデータ例えばＡｔ−主メモリ２に転送し、この
データをプログラムあるいはデータとして処理装ｒＩＬ
１は処理を行う。
ずＩＣメモリ３に転送する。この場合ＩＣメモリ３は２
５６に語の容量を持っているため、７ｏノビ−ディスク
４より、最大２５６に語転送で籾る０次にＩＣメモリ３
の任意のデータ例えばＡｔ−主メモリ２に転送し、この
データをプログラムあるいはデータとして処理装ｒＩＬ
１は処理を行う。
この場ｆｌＺ）Ｉｃメモリのアドレスはβ、〜β、であ
シ主メモリ側のアドレスはα、〜α、である。
シ主メモリ側のアドレスはα、〜α、である。
ＩＣメモリの別のアドレスのデータを使用する時は、Ｉ
Ｃメモリ３よシ主メモリ２に該アドレスのデータを転送
し便用する。こうすれば、７Ｏンビーデイスクにアクセ
スする回数は、はるかに少なくなシ補助記憶装置とし″
Ｕ７０ソピーディスクが使用可能となる。このバルクメ
モリであるＩＣメモリのブロック図を第３図に示す。Ｉ
ｃメモリはデータを格納するランダムアクセスメモ１ハ
ＦｔＡＭ ）６、主メモリ側のデータ転送アドレスを記
憶するレジスタ８、ｌＣメモリのＩ’ｔＡＭ６のデータ
転送アドレスを記憶するレジスタ７及び転送語数を記憶
するレジスタ９からなる。フロッピーディスク４のデー
タｆ：Ｉｃメモリ３のＦＬＡＭ６に書き込む揚台は、ま
ずフロッピーディスク４のブータラ主メモリ２に一旦続
み込む。次に主メモリ２の該ブータラ仁のＩＣメモリ３
の）ｔＡＭ６に書き込む。
Ｃメモリ３よシ主メモリ２に該アドレスのデータを転送
し便用する。こうすれば、７Ｏンビーデイスクにアクセ
スする回数は、はるかに少なくなシ補助記憶装置とし″
Ｕ７０ソピーディスクが使用可能となる。このバルクメ
モリであるＩＣメモリのブロック図を第３図に示す。Ｉ
ｃメモリはデータを格納するランダムアクセスメモ１ハ
ＦｔＡＭ ）６、主メモリ側のデータ転送アドレスを記
憶するレジスタ８、ｌＣメモリのＩ’ｔＡＭ６のデータ
転送アドレスを記憶するレジスタ７及び転送語数を記憶
するレジスタ９からなる。フロッピーディスク４のデー
タｆ：Ｉｃメモリ３のＦＬＡＭ６に書き込む揚台は、ま
ずフロッピーディスク４のブータラ主メモリ２に一旦続
み込む。次に主メモリ２の該ブータラ仁のＩＣメモリ３
の）ｔＡＭ６に書き込む。
なぜならこのＩＣメモリ３は処理装置の入出力装置とし
てのイノターフェイスを持つからである。
てのイノターフェイスを持つからである。
７０ツビーデイスク４と主メモリ間のデータ転送の説明
は、ｌＣメモリ３と主メモリ間２のＤＭＡ（１）Ａｒｅ
ｃｔ ｌｄｅｍｏｒｙ ＡｃＣｅ１ｌ ）転送と同一で
あるので省略する。まずはじめに、主メモリ２のデータ
をＩＣメモリ３に畳き込む場合について説明する。この
場合、ＩＣメモリ３内の３本のレジスタ、７．８．９に
ＩｃメモリのＲＡＭ６の先頭アドレスをレジスタ７、主
メモリ側データ格納の先頭アドレスをレジスタ８、転送
語数をレジスタ９にセットする。その後起動信号１１を
処理装置１から出力する。ＩＣメモリ３は起動信号１１
を７リツプフロツグ１２にセットし、主メモリ２のデー
タをデータバス５０２を介してＲＡＭ６にセットする。
は、ｌＣメモリ３と主メモリ間２のＤＭＡ（１）Ａｒｅ
ｃｔ ｌｄｅｍｏｒｙ ＡｃＣｅ１ｌ ）転送と同一で
あるので省略する。まずはじめに、主メモリ２のデータ
をＩＣメモリ３に畳き込む場合について説明する。この
場合、ＩＣメモリ３内の３本のレジスタ、７．８．９に
ＩｃメモリのＲＡＭ６の先頭アドレスをレジスタ７、主
メモリ側データ格納の先頭アドレスをレジスタ８、転送
語数をレジスタ９にセットする。その後起動信号１１を
処理装置１から出力する。ＩＣメモリ３は起動信号１１
を７リツプフロツグ１２にセットし、主メモリ２のデー
タをデータバス５０２を介してＲＡＭ６にセットする。
レジスタ７．８．９はカウンタの機能も合せもつ。１拍
データ転送が終了する毎に、１語転送完了信号１４が主
メモリ２から出力され、フリップフロップ１２の出力と
アンドゲート１３でアンドして各レジスタのクロック入
力に接続される。
データ転送が終了する毎に、１語転送完了信号１４が主
メモリ２から出力され、フリップフロップ１２の出力と
アンドゲート１３でアンドして各レジスタのクロック入
力に接続される。
レジスタ７．８はクロックが入力する毎にデータが＋１
賂れる。一方レジスタ９はクロックが入力する毎にデー
タが−１される。ｌ＠データを転送する毎に、主メモリ
２のアドレス及びＦＬＡＭアドレスを＋１し、転送語数
ｔ−−１する。転送語数が零すなわちレジスタ９０厘が
零になると、ＮＯ几ゲートｌＯ出力が＠ｌ”になり、フ
リッグ７０ノブ１２ｔ−リセットして転送金終了する。
賂れる。一方レジスタ９はクロックが入力する毎にデー
タが−１される。ｌ＠データを転送する毎に、主メモリ
２のアドレス及びＦＬＡＭアドレスを＋１し、転送語数
ｔ−−１する。転送語数が零すなわちレジスタ９０厘が
零になると、ＮＯ几ゲートｌＯ出力が＠ｌ”になり、フ
リッグ７０ノブ１２ｔ−リセットして転送金終了する。
ＲＡＭ６のデータを王メモリ２に読み込む場合も、同様
にＲＡＭ６のアドレス、主メモリ２のアドレス、転送語
数を各々レジスタ７．８．９にセットし、転送語数が零
になるまでデータ転送を行う。
にＲＡＭ６のアドレス、主メモリ２のアドレス、転送語
数を各々レジスタ７．８．９にセットし、転送語数が零
になるまでデータ転送を行う。
上記の従来技術の欠点として下記がある。
ｑ） フロッピーディスク４のデータを工Ｃメモリ３に
セットする場合、一旦主メモリ２にフロッピーディスク
のデータｔ−読み込み次に王メモリ２からＩＣメモリ３
にデータを書き込まなければならない、このためデータ
転送が２回実見されることになシ、時間がかかる。
セットする場合、一旦主メモリ２にフロッピーディスク
のデータｔ−読み込み次に王メモリ２からＩＣメモリ３
にデータを書き込まなければならない、このためデータ
転送が２回実見されることになシ、時間がかかる。
（２） ＩＣメモリ３のデータを一旦生メモリ２に読み
込む処理を行う九め、データを読み込む時間がかかる。
込む処理を行う九め、データを読み込む時間がかかる。
（３）Ｉｃメモリ３から読み込ん九データを変更した場
合、再びＩＣメモリ３に書き込まなければならないので
、データを書き込む時間がかかる。
合、再びＩＣメモリ３に書き込まなければならないので
、データを書き込む時間がかかる。
ＩＣメモリ３と７０ノビ−ディスク４間及びＩＣメモリ
３と主メモリ２間で何回もデータ転送を行う場合は、処
理とは無関係なデータ転送の時間がかがシ、処理が遅く
なるという欠点があった。
３と主メモリ２間で何回もデータ転送を行う場合は、処
理とは無関係なデータ転送の時間がかがシ、処理が遅く
なるという欠点があった。
本発明の目的は、主メモリとＩＣメモリ間のデータ転送
時間を小さくシ、処理の高速化を実現するメモリ装置を
提供するにある。
時間を小さくシ、処理の高速化を実現するメモリ装置を
提供するにある。
本発明の特徴は、バルクメモｖｒｐａＫアドレス変換用
のＲＡＭを設け、このアドレス入力として論理アドレス
と物理アドレスを切替えて入力し、このＲＡＭの自答を
書き換えることによシ、主メモリとバルクメモリ間での
仮想的なデータ伝送を行うようにしていることである。
のＲＡＭを設け、このアドレス入力として論理アドレス
と物理アドレスを切替えて入力し、このＲＡＭの自答を
書き換えることによシ、主メモリとバルクメモリ間での
仮想的なデータ伝送を行うようにしていることである。
処理装置の出力する論理アドレスを該ＲＡＭにてバルク
メモリの物理アドレス喀変換することによ、９．１６ビ
ツトのアドレスで６４に語以上のアドレスを自由にアク
セスできる。また、アドレス変換用ＲＡＭのデータｌｉ
Ｆき込み指示を従来の主メ・そりとＩＣメモリ間のデー
タ転送指示と同一にしておくことにょシ、プログラムは
アドレス変換用ＲＡＭを全く意識することなしに、６４
に語以上のメモリアクセスが可能となる。
メモリの物理アドレス喀変換することによ、９．１６ビ
ツトのアドレスで６４に語以上のアドレスを自由にアク
セスできる。また、アドレス変換用ＲＡＭのデータｌｉ
Ｆき込み指示を従来の主メ・そりとＩＣメモリ間のデー
タ転送指示と同一にしておくことにょシ、プログラムは
アドレス変換用ＲＡＭを全く意識することなしに、６４
に語以上のメモリアクセスが可能となる。
第４図は本発明によるデータ転送を示している。
フロッピーディスク４のアドレス０１〜θ、のデータを
本発明のＩＣメモリ１６に読み込む。第４図ではＩＣメ
モリ１６は２５６に！＠である。このＩＣメモリ１６が
王メモリ２も兼ねる。処理装置１が出力するアドレスは
１６ビノトの場合０〜６４に藷までである。アドレス変
換４行なわなければ、処理装置はＩｃメモリ０〜６４に
語までしかアクセスできない。ここでは、処理装置が出
力するアドレスを論理アドレスと呼ぶ。論理アドレスＸ
が下記の場合はＩＣメモリ１６のアドレスすなわち物理
アドレスと等しい。
本発明のＩＣメモリ１６に読み込む。第４図ではＩＣメ
モリ１６は２５６に！＠である。このＩＣメモリ１６が
王メモリ２も兼ねる。処理装置１が出力するアドレスは
１６ビノトの場合０〜６４に藷までである。アドレス変
換４行なわなければ、処理装置はＩｃメモリ０〜６４に
語までしかアクセスできない。ここでは、処理装置が出
力するアドレスを論理アドレスと呼ぶ。論理アドレスＸ
が下記の場合はＩＣメモリ１６のアドレスすなわち物理
アドレスと等しい。
０くＸくα、 、 αｍ ＜Ｘ＜６４に論理アドレスが
Ｃ１くＸくα、のとさは、アドレス変換ＲＡＭで物理ア
ドレスに変更する。第４因ではα、〜α！をβ、〜β、
に変換する様子を示している。こうすることにより、あ
たかもＩＣメモリ１６のデータＡ１に生メモリに読み込
んだのと同じことになる。
Ｃ１くＸくα、のとさは、アドレス変換ＲＡＭで物理ア
ドレスに変更する。第４因ではα、〜α！をβ、〜β、
に変換する様子を示している。こうすることにより、あ
たかもＩＣメモリ１６のデータＡ１に生メモリに読み込
んだのと同じことになる。
第５図は実際の数値を用いて、アドレス変換のアルゴリ
ズムを説明したものである。説明を簡単にするために、
処理装置１の出力する主メモリのアドレスすなわち論理
アドレスを５ビツトトシ、Ｉｃメモリのアドレスすなわ
ち物理アドレスは６ビツトとしている。さらにハードウ
ェアを少なくするために、論理アドレスと物理アドレス
の変換は４重単位に行うものとしている。本図と第４図
のＣ１，Ｃ３，β１．β嘗の関係は下記となる。
ズムを説明したものである。説明を簡単にするために、
処理装置１の出力する主メモリのアドレスすなわち論理
アドレスを５ビツトトシ、Ｉｃメモリのアドレスすなわ
ち物理アドレスは６ビツトとしている。さらにハードウ
ェアを少なくするために、論理アドレスと物理アドレス
の変換は４重単位に行うものとしている。本図と第４図
のＣ１，Ｃ３，β１．β嘗の関係は下記となる。
αＩ ＝（１２） −β瞠＝（４４３αｍ ＝（１
９） −１重 ＝（５１）つまシ論理アドレス（１
２）〜（１９１物理アドレス（４４）〜（５１）に変換
している。アドレス変換用ＲＡＭは４語単位に変換する
ため、物理アドレス６ビツトの内、上位４ビツトだけあ
れはよいことＫなる。アドレス変換用ＲＡＭｏ答量も、
論理アドレス５ビツトの内上位３ビットのみ変換すれは
よいため８語あればよいことになる。
９） −１重 ＝（５１）つまシ論理アドレス（１
２）〜（１９１物理アドレス（４４）〜（５１）に変換
している。アドレス変換用ＲＡＭは４語単位に変換する
ため、物理アドレス６ビツトの内、上位４ビツトだけあ
れはよいことＫなる。アドレス変換用ＲＡＭｏ答量も、
論理アドレス５ビツトの内上位３ビットのみ変換すれは
よいため８語あればよいことになる。
アドレス変換ＲＡＭのアドレスは論理アドレスの上位３
ビツトとな！り、ＵＲＡＭの出力が物理アドレスの上位
４ビツトとなる。４語単位のアドレス変換のため、論理
アドレスの下位２ビツトと物理アドレスの下位２ビツト
は同一である。（第５図で点線で囲んだ部分は同一であ
る。）次にアドレス変換ＲＡＭにデータを書き込む方法
について説明する。前述した従来技術の主メモリとＩＣ
メモリ間のデータ転送と同様に、処理装置は主メモリ側
のアドレスつまり１２と転送語数つま９８及びＩＣメモ
リ側のアドレスクまり１ｌｔ−各々後述するＬＥＡ、Ｄ
Ｃ，ＡＤＤＲのレジスタにセットする。
ビツトとな！り、ＵＲＡＭの出力が物理アドレスの上位
４ビツトとなる。４語単位のアドレス変換のため、論理
アドレスの下位２ビツトと物理アドレスの下位２ビツト
は同一である。（第５図で点線で囲んだ部分は同一であ
る。）次にアドレス変換ＲＡＭにデータを書き込む方法
について説明する。前述した従来技術の主メモリとＩＣ
メモリ間のデータ転送と同様に、処理装置は主メモリ側
のアドレスつまり１２と転送語数つま９８及びＩＣメモ
リ側のアドレスクまり１ｌｔ−各々後述するＬＥＡ、Ｄ
Ｃ，ＡＤＤＲのレジスタにセットする。
ここで、ＩＣメモリ側のアドレスは４語単位にアドレス
が１つつけられているので、実際は４４（１１Ｘ４＝４
４）を示してい４．ＤＡ、１）Ｃ４４語単位なので上位
３ビツトが有効となる。アドレス変換用ＲＡＭには、ア
ドレスと岡じ１１Ｎがセットされる。つまシアドレスが
０のところはデータも０である。ところがＤＡが示すア
ドレスからＤＣが示す語数、つまシ上位３ビットだけ考
えるとアドレス３から２！ｉ！ｔはＡＤＤＲの［ｆ：／
１ｊ番に＋１したものをセットする必要がある。アドレ
ス３にはデータ１ｌｔ−アドレス４にはデータ１２ｉセ
ツトする。この様にしてアドレス変換ＲＡＭ１ｆｃセツ
トすることができる。
が１つつけられているので、実際は４４（１１Ｘ４＝４
４）を示してい４．ＤＡ、１）Ｃ４４語単位なので上位
３ビツトが有効となる。アドレス変換用ＲＡＭには、ア
ドレスと岡じ１１Ｎがセットされる。つまシアドレスが
０のところはデータも０である。ところがＤＡが示すア
ドレスからＤＣが示す語数、つまシ上位３ビットだけ考
えるとアドレス３から２！ｉ！ｔはＡＤＤＲの［ｆ：／
１ｊ番に＋１したものをセットする必要がある。アドレ
ス３にはデータ１ｌｔ−アドレス４にはデータ１２ｉセ
ツトする。この様にしてアドレス変換ＲＡＭ１ｆｃセツ
トすることができる。
第６図は以上説明し九〇と１に実現するための本発明の
メモリ装［１６の一実施例ブロック図である。物理アド
レスをセットするレジスタ７、論理アドレスをセットす
るレジスタ８及び転送語数をセットするレジスタ９は従
来のｌＣメモリと同一である。まず始めに処理装置ｌか
らレジスタ７゜８．９に各々データがセットされる０次
に起動信号１１が処理装置ｌから出力されると、７リツ
プフロツプ２４がセットされる。フリップフロップ２４
の出力によシ、データセレクタ１９はＡ側の人力９まシ
カウンタ２８の出力を選択する。また、アンドゲート２
７の出力条件が整うため、カウンタ２８に発振器１８の
出力パルスが入力可能となる。一方データセレクタ、２
０は最初Ｂｇ＠の入カクまシこれもカラ／り２８の出力
を選択している。
メモリ装［１６の一実施例ブロック図である。物理アド
レスをセットするレジスタ７、論理アドレスをセットす
るレジスタ８及び転送語数をセットするレジスタ９は従
来のｌＣメモリと同一である。まず始めに処理装置ｌか
らレジスタ７゜８．９に各々データがセットされる０次
に起動信号１１が処理装置ｌから出力されると、７リツ
プフロツプ２４がセットされる。フリップフロップ２４
の出力によシ、データセレクタ１９はＡ側の人力９まシ
カウンタ２８の出力を選択する。また、アンドゲート２
７の出力条件が整うため、カウンタ２８に発振器１８の
出力パルスが入力可能となる。一方データセレクタ、２
０は最初Ｂｇ＠の入カクまシこれもカラ／り２８の出力
を選択している。
従って発振器１８の出力パルスによシ、アドレス変換Ｒ
ＡＭ１７にはアドレス０から順番にデータが０，１．２
とアドレスと同じ１直がセットされていく。カウンタ２
８の値が論理アドレス８の値と一致すると、比較器２３
０λ＝Ｂ田刀が１となシフリップフロップ２５がセット
される。７リツプ７０ツブ２５がセットされると、デー
タセレクタ２０はＡ側の入力つま９レジスタ７の出力（
物理アドレスンが選択される。また、レジスタ７．８゜
９に発掘器１８の出力がゲート２６を介して入力される
。レジスタ７．８はアップカウンタの機能も有しておシ
、レジスタ９はダウンカウンタの機能も有している。り
筐９、アドレス変換ＲＡＭ１７Ｋｍ埋アドレスの１を順
番に＋１していった値がセットされる。レジスタ９の値
つまり転送語数が零になると、ＮＵ正ゲート２２の出力
が′ｍ１”になり、フリップフロップ２５がリセットさ
れる。
ＡＭ１７にはアドレス０から順番にデータが０，１．２
とアドレスと同じ１直がセットされていく。カウンタ２
８の値が論理アドレス８の値と一致すると、比較器２３
０λ＝Ｂ田刀が１となシフリップフロップ２５がセット
される。７リツプ７０ツブ２５がセットされると、デー
タセレクタ２０はＡ側の入力つま９レジスタ７の出力（
物理アドレスンが選択される。また、レジスタ７．８゜
９に発掘器１８の出力がゲート２６を介して入力される
。レジスタ７．８はアップカウンタの機能も有しておシ
、レジスタ９はダウンカウンタの機能も有している。り
筐９、アドレス変換ＲＡＭ１７Ｋｍ埋アドレスの１を順
番に＋１していった値がセットされる。レジスタ９の値
つまり転送語数が零になると、ＮＵ正ゲート２２の出力
が′ｍ１”になり、フリップフロップ２５がリセットさ
れる。
このため、データセレクタ２０は再びＢＮ入力つま夛カ
ウンタ２８の出力を選択する。従ってアドレス変換ＲＡ
Ｍ１７には再びアドレスと同一の１直がセットされる。
ウンタ２８の出力を選択する。従ってアドレス変換ＲＡ
Ｍ１７には再びアドレスと同一の１直がセットされる。
カラ／り２８の出力は全てのビットが′″ｌ＃となる。
この時、アンドゲート２１の出力が′ｌ′となシ、７リ
ツグ７０ツグ２４がリセットされる。これにより、デー
タセレクタ１９はＢ１１１ｌの入力つまクアドレスパス
５０１ ｔＪ択する。これによシ、処理装置ｌが出力す
る論理アドレスは、アドレス選択ＲＡＭ１７で物理アド
レスに変換されてＲＡＭ６のアドレス入力となる。
ツグ７０ツグ２４がリセットされる。これにより、デー
タセレクタ１９はＢ１１１ｌの入力つまクアドレスパス
５０１ ｔＪ択する。これによシ、処理装置ｌが出力す
る論理アドレスは、アドレス選択ＲＡＭ１７で物理アド
レスに変換されてＲＡＭ６のアドレス入力となる。
本発明によれば、従来、主メモリとＩＣメモリ間でデー
タ転送を実施していたことが、アドレス変換ＲＡＭｔ薔
き換えるだけでデータ転送１ｒ実施しなくても、以後同
じ処理が可能となる。従って、石垣速度を速くすること
ができる。つまシフロッピーディスクのデータを、アド
レス変換１’ＬＡＮのデータ會蕾き換えることにより、
直接本発明の装置のＲＡＭに誉くことがで色る。また、
ＩＣメモリと主メモリ間のデータ転送を行う必要がなく
なる。
タ転送を実施していたことが、アドレス変換ＲＡＭｔ薔
き換えるだけでデータ転送１ｒ実施しなくても、以後同
じ処理が可能となる。従って、石垣速度を速くすること
ができる。つまシフロッピーディスクのデータを、アド
レス変換１’ＬＡＮのデータ會蕾き換えることにより、
直接本発明の装置のＲＡＭに誉くことがで色る。また、
ＩＣメモリと主メモリ間のデータ転送を行う必要がなく
なる。
第１図は従来の処理装置システムのブロック図、第２図
は従来技術のデータ転送を示す図、第３図は従来のＩＣ
メモリ装置のブロック図、第４図は本発明のデータ転送
を示す因、第５図は本発明の説明をするために数Ｉ［を
用いたアドレス変換を示す図、Ｍ６図は本発明のアドレ
ス変換機構付メモリ装置の一実施偽ブロック図である。 １６・・・アドレス変換機構付メモリ装置、１７・・・
アドレス変換用ＲＡＭ、１８・・・発振器、１９．２０
・・・データセレクタ、２３・・・比較器。
は従来技術のデータ転送を示す図、第３図は従来のＩＣ
メモリ装置のブロック図、第４図は本発明のデータ転送
を示す因、第５図は本発明の説明をするために数Ｉ［を
用いたアドレス変換を示す図、Ｍ６図は本発明のアドレ
ス変換機構付メモリ装置の一実施偽ブロック図である。 １６・・・アドレス変換機構付メモリ装置、１７・・・
アドレス変換用ＲＡＭ、１８・・・発振器、１９．２０
・・・データセレクタ、２３・・・比較器。
Claims (1)
- １、主メモリの他に入出刃装置の１つとして処理装置が
アクセスするバルクメモリを待つメモリ装置において、
処理装置が出力する論理アドレスと主メモリとバルクメ
モリ間でデータ転送を行う場合の主メモリ側の物理アド
レスの２つのアドレス信号を切替えてアドレス入力とし
、出力データはバルクメモリのアドレス入力となるアド
レス変換用）ｔＡＭを備え、主メモリとバルクメモリ間
で仮想的にデータ転送を行う場合、該アドレス変換用Ｒ
，ＡＭのアドレスとして主メモリ働の物理アドレスを入
力しｌｌＲＡＭのデータ入力にはバルクメモリ側のアド
レスを入力し、転送語数分だけ該ＲＡＭＫバルクメモリ
側アドレアドレス込み後、該ＲＡＭのアドレスを論理ア
ドレスに切替えるようＫしたことを特徴とするアドレス
変換機構付メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203529A JPS58106644A (ja) | 1981-12-18 | 1981-12-18 | アドレス変換機構付メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203529A JPS58106644A (ja) | 1981-12-18 | 1981-12-18 | アドレス変換機構付メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106644A true JPS58106644A (ja) | 1983-06-25 |
Family
ID=16475659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203529A Pending JPS58106644A (ja) | 1981-12-18 | 1981-12-18 | アドレス変換機構付メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106644A (ja) |
-
1981
- 1981-12-18 JP JP56203529A patent/JPS58106644A/ja active Pending
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