JPS5810860A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5810860A JPS5810860A JP56109726A JP10972681A JPS5810860A JP S5810860 A JPS5810860 A JP S5810860A JP 56109726 A JP56109726 A JP 56109726A JP 10972681 A JP10972681 A JP 10972681A JP S5810860 A JPS5810860 A JP S5810860A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- npn
- circuit
- resistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
こＯＩｉ明はパイ４−ラトランジスタを用いた半導体集
積回路に関する。
積回路に関する。
バイポーラトランジスタを用いた論理素子は、現在％
Ｉ２Ｌ （ｆｔ＠ｇｒａｔ＠ｄ−１ｎｊ＠ｃｔｉ＠ｎ
１１ｏｇｉ＠）、ＥＣＬ （ｊ；５ｉｔｔ＠ｒ Ｃ０
ＩＩＰＩ＠４１ Ｌｏｇｉｎ ）など数多く開発されて
いる・ １１１１図はＩ”Ｌの基本回路を示すもので、電流バイ
アス素子（インジェクタ）としてのラテラルＰＮＰ ）
ランジスタ１と工電、夕を接地したマルチコレクタＮＰ
Ｎ ）ランジスタ２との組合せで構成されている・Ｓは
入力端子、４ ＦｉＰＮＰ ）ランゾスタＩのエミッタ
端子、５．６はＮＰＮ ）ランジスタ２のコレクタ端子
（出力端子）である。
Ｉ２Ｌ （ｆｔ＠ｇｒａｔ＠ｄ−１ｎｊ＠ｃｔｉ＠ｎ
１１ｏｇｉ＠）、ＥＣＬ （ｊ；５ｉｔｔ＠ｒ Ｃ０
ＩＩＰＩ＠４１ Ｌｏｇｉｎ ）など数多く開発されて
いる・ １１１１図はＩ”Ｌの基本回路を示すもので、電流バイ
アス素子（インジェクタ）としてのラテラルＰＮＰ ）
ランジスタ１と工電、夕を接地したマルチコレクタＮＰ
Ｎ ）ランジスタ２との組合せで構成されている・Ｓは
入力端子、４ ＦｉＰＮＰ ）ランゾスタＩのエミッタ
端子、５．６はＮＰＮ ）ランジスタ２のコレクタ端子
（出力端子）である。
第２図はこの回路の構造を示す平面図、第３図は同じく
断面図である。７はＮ形エピタキシャル層、８はＰＮＰ
）ランジスタｌのニオ、メとなるＰ影領域、９は同エ
ミッタ電極取出口、１０はＰＮＰ ）ランジスタｌのコ
レクタ及びＮＰＮ ）ランジスタ２のベースとなるＰ影
領域、１１はＮＦＮ ｈツンゾスタ２０ベースｍｍ取ｍ
口、１２１３はそれぞれＮＰＮ ）フンゾスタ２のコレ
クタとなるＮ影領域、１４，１１は同コレクタ電極取出
口、１ｇは？カラーである。と゛ころて、このような！
２Ｌにおいては、エビクキシャル層１０１１度を決める
とき、ＩａＩＩｔが低い方が電流増幅率βが大きくなる
ＰＮＰ ） ９ンノスタノと、その逆のＮＰＮ ）ラン
ゾスタ２という相反する２つの素子の条件を満足させる
ように決定しなければなら表かり光。仁のため、エピタ
キシャル層７の濃度を十分に高くするこ走ができずＮＰ
Ｎ トランジスタ２の電流増幅率を十分に大きくするこ
とができなかりた〇 こ０発判は上記事情に鑑みてなされえもので、その目的
は、１つの抵抗と１つのＮＰＮトランジスタからなシ、
エピタキシャル層の１１度を十分に高くすることができ
、電流増幅率を向上させる仁とＯできる半導体集積回路
を提供する仁とにある。
断面図である。７はＮ形エピタキシャル層、８はＰＮＰ
）ランジスタｌのニオ、メとなるＰ影領域、９は同エ
ミッタ電極取出口、１０はＰＮＰ ）ランジスタｌのコ
レクタ及びＮＰＮ ）ランジスタ２のベースとなるＰ影
領域、１１はＮＦＮ ｈツンゾスタ２０ベースｍｍ取ｍ
口、１２１３はそれぞれＮＰＮ ）フンゾスタ２のコレ
クタとなるＮ影領域、１４，１１は同コレクタ電極取出
口、１ｇは？カラーである。と゛ころて、このような！
２Ｌにおいては、エビクキシャル層１０１１度を決める
とき、ＩａＩＩｔが低い方が電流増幅率βが大きくなる
ＰＮＰ ） ９ンノスタノと、その逆のＮＰＮ ）ラン
ゾスタ２という相反する２つの素子の条件を満足させる
ように決定しなければなら表かり光。仁のため、エピタ
キシャル層７の濃度を十分に高くするこ走ができずＮＰ
Ｎ トランジスタ２の電流増幅率を十分に大きくするこ
とができなかりた〇 こ０発判は上記事情に鑑みてなされえもので、その目的
は、１つの抵抗と１つのＮＰＮトランジスタからなシ、
エピタキシャル層の１１度を十分に高くすることができ
、電流増幅率を向上させる仁とＯできる半導体集積回路
を提供する仁とにある。
以下、１５！［を参履してこの発明〇−夷麹例を説明す
る０＃Ｉ４図はその回路を示すもので、抵抗２１と、エ
ミッタを接地したマルチコレクタＮＰＮ ）ランジスタ
２２と０組会せで構成されている・ＪＪｄ入方端方端子
仁の端子２１はＮＰＮトランシスタフ７０ペース＃ｃｍ
続され、−ｇもにこのペースには電源（Ｙｅｓ）端子１
４が抵抗２１を介して接続されている＊２１−２６はそ
れぞれＮＰＮ ）ランジスタ２２の；レクタ端子（出方
端子）である■第５図はこの回路の構造を示す平面図、
第６図は同じく断１ｉｒａｉａである。ｓｒはＮ形エピ
タキシャル層、Ｊ＃＃１ＮＰＮ）フンジスｐｚｚｏペー
スとなるｐ影領域で、仁の領域Ｉｌ内に設けられ九Ｎ彫
領＠ｎｅｏ下部領域がＭ６ｔｊＡＫ示すように上記抵抗
２１となる。ｇｏ。
る０＃Ｉ４図はその回路を示すもので、抵抗２１と、エ
ミッタを接地したマルチコレクタＮＰＮ ）ランジスタ
２２と０組会せで構成されている・ＪＪｄ入方端方端子
仁の端子２１はＮＰＮトランシスタフ７０ペース＃ｃｍ
続され、−ｇもにこのペースには電源（Ｙｅｓ）端子１
４が抵抗２１を介して接続されている＊２１−２６はそ
れぞれＮＰＮ ）ランジスタ２２の；レクタ端子（出方
端子）である■第５図はこの回路の構造を示す平面図、
第６図は同じく断１ｉｒａｉａである。ｓｒはＮ形エピ
タキシャル層、Ｊ＃＃１ＮＰＮ）フンジスｐｚｚｏペー
スとなるｐ影領域で、仁の領域Ｉｌ内に設けられ九Ｎ彫
領＠ｎｅｏ下部領域がＭ６ｔｊＡＫ示すように上記抵抗
２１となる。ｇｏ。
ＪｌはそれぞれＮＰＮ ）ランジスタ２２のコレクタと
なるＮｙ＃領域、１２は電源端子２４用の電極、ＩＪ嬬
ＮＰＮ ）ランジス１１１０ベース電極、３４＊Ｉｇは
同じくコレクタ電価、４ｏはｒカラーである・ この回踏においては、トランジスＩがＭ礪トランジスタ
１つである良め、エピタキシャル層ｚｒＯ＠Ｋを十分に
上けることができ、電流増幅率を大自くすることができ
る。まえ、抵抗２１としてピンチ抵抗が崩−られている
ため、従来０１’Ｌｆ／Ａ子と略同−ｏｍｌＨｃ−ｃｌ
ｌ成ｔ！ｊとがで自る＠ 薦７１１は上記回路を２１個直列に！Ｉ続しぇ回路であ
る・以下、？−の回路の動作につ自説−する。
なるＮｙ＃領域、１２は電源端子２４用の電極、ＩＪ嬬
ＮＰＮ ）ランジス１１１０ベース電極、３４＊Ｉｇは
同じくコレクタ電価、４ｏはｒカラーである・ この回踏においては、トランジスＩがＭ礪トランジスタ
１つである良め、エピタキシャル層ｚｒＯ＠Ｋを十分に
上けることができ、電流増幅率を大自くすることができ
る。まえ、抵抗２１としてピンチ抵抗が崩−られている
ため、従来０１’Ｌｆ／Ａ子と略同−ｏｍｌＨｃ−ｃｌ
ｌ成ｔ！ｊとがで自る＠ 薦７１１は上記回路を２１個直列に！Ｉ続しぇ回路であ
る・以下、？−の回路の動作につ自説−する。
まず、入力端子１１里が開放の状態では電源端子２４１
かも抵抗２１Ｍを通して、ＮＰＮ ）ランジスタＪｊｌ
のペースへ電ｍ＊流れＮＰＮ ）ランジスタ２２１はオ
ンし、従りてトランジスタ２２１の出力であるコレクタ
端子２！ｉｌ （トランジスタ２２雪のペース端子）は
＠０ルベルである。一方、ＮＰＮ）ランジメタ２２麿は
ペースが＠０ルベルであるためオフし、従って出力であ
るコレクタ端子２５３は＠１ルベルである。
かも抵抗２１Ｍを通して、ＮＰＮ ）ランジスタＪｊｌ
のペースへ電ｍ＊流れＮＰＮ ）ランジスタ２２１はオ
ンし、従りてトランジスタ２２１の出力であるコレクタ
端子２！ｉｌ （トランジスタ２２雪のペース端子）は
＠０ルベルである。一方、ＮＰＮ）ランジメタ２２麿は
ペースが＠０ルベルであるためオフし、従って出力であ
るコレクタ端子２５３は＠１ルベルである。
入力端子２３１が＠Ｏ”レベルに変化するとＮＰＮ ）
ランジスタ２２１のペース電流がＧＮＤへ流れるａＩＫ
なシ、ＮＰＮ）ランジメタ２２愈のコレクタ端子２５怠
は上記の場合と逆にな９、＠θ′″レベルか６＠ｌ’レ
ベルへと変化スる。
ランジスタ２２１のペース電流がＧＮＤへ流れるａＩＫ
なシ、ＮＰＮ）ランジメタ２２愈のコレクタ端子２５怠
は上記の場合と逆にな９、＠θ′″レベルか６＠ｌ’レ
ベルへと変化スる。
今、電源（ｖｃｃ）端子２４１を０．７５Ｖ、オン状１
１にあるトランジスタ２２にのペースへの供給電流（■
１）を１０μムとして動作させようとすると、抵抗２１
１の値ＲＩは、 となる。但し、Ｖ、、（＝０．７Ｖ）はＮＰＮ ） ９
ｙジスタコ２１のエン、夕電圧である。このときのＮ
ＰＮ ）ランジスタ２１！のコレクタ電流はとなる。但
し、Ｒ１は抵抗ｊ１１．ｅＤ値、ｖｃ ｇ （５ｉｔ）
（＝ ０．ＩＶ ） Ｆｉ）ランジスタ２２１の飽和コ
レクタ電圧である。
１にあるトランジスタ２２にのペースへの供給電流（■
１）を１０μムとして動作させようとすると、抵抗２１
１の値ＲＩは、 となる。但し、Ｖ、、（＝０．７Ｖ）はＮＰＮ ） ９
ｙジスタコ２１のエン、夕電圧である。このときのＮ
ＰＮ ）ランジスタ２１！のコレクタ電流はとなる。但
し、Ｒ１は抵抗ｊ１１．ｅＤ値、ｖｃ ｇ （５ｉｔ）
（＝ ０．ＩＶ ） Ｆｉ）ランジスタ２２１の飽和コ
レクタ電圧である。
従って、回路上でのコレクタ電流とペース電流の比は、
となる。っｔｌ、ＮＰＮ）ランノスタ２２鳳の活性領域
におけるβが１３以上であるならば、０．７５Ｖで駆動
させるとき、Ｒ１（＝ｌ稟）は５にΩとなる。
におけるβが１３以上であるならば、０．７５Ｖで駆動
させるとき、Ｒ１（＝ｌ稟）は５にΩとなる。
鳥
これはピンチ抵抗のシート抵抗へは一般に２〜 ？１０
にΩ、４コであるため、・皆ターン的にも小さく作成す
る仁とが可能である。
にΩ、４コであるため、・皆ターン的にも小さく作成す
る仁とが可能である。
１に７図の実施例からも明らかなように、抵抗２１１
＋２１Ｈに流れる電流は一定ではない。第８図の回路
鉱この抵抗２１．．２１．に泥れる電流を一定にするよ
うに抵抗３６１．３６．を設け余分な電流を制限するも
のである。今、抵抗３６１のｆｉＲｌを５にΩとすると
、ＮＰＮ ）ランラスタ２２雪のべ〜スミ位は、 となり、トランジスタ２２ｍがオフとなる条件（Ｖ、、
＜０．４ Ｖ ）を満たしている。ここで、ｖｃｍ（ｓ
□、）祉ＮＰＮ ）ランジスタ２２１の飽和コレクタ電
圧である。そして、このときのＮＰＮ ）ランジスタ２
２１のコレクタ電流は、 とな〕、第７図の場合（ＩＣ＝１３０μＡ）Ｋ比べ大幅
に減少していることがわかる◇ ＃Ｉ９図は上記回路のうち例えばＮＰＮ ）ランシスｆ
ｉｌ：ＩＩ、＠の構造を示す平面図、第１０は同じく断
面図である。ここで、２７冨はＮ形エピタキシャル層、
２８１はペースとなるＰ影領域で、この領域２８３内に
設けられ九Ｎ形領域２９、．３１ｇの下部領域がそれぞ
れ抵抗２１１゜３６雪となる。３θ２，３１ｓはそれぞ
れコレククタとなるＮ形仙城、３２１はｔ源端子２４１
用の電極、３３畠はベース電極、：１４．．３５舅はそ
れぞれコレクタ電極、３８はＮ＋オカラ−ある。このよ
うに１この回路においてはＮＰＮ ）ランジスタ２２１
と２つの抵抗２１□ 、３６□を一体として取扱うこと
が可能である。また、左右対象（電源端子と入力端子の
区別がなｉ）ので、マスタースライス時など応用範囲が
広がる。
＋２１Ｈに流れる電流は一定ではない。第８図の回路
鉱この抵抗２１．．２１．に泥れる電流を一定にするよ
うに抵抗３６１．３６．を設け余分な電流を制限するも
のである。今、抵抗３６１のｆｉＲｌを５にΩとすると
、ＮＰＮ ）ランラスタ２２雪のべ〜スミ位は、 となり、トランジスタ２２ｍがオフとなる条件（Ｖ、、
＜０．４ Ｖ ）を満たしている。ここで、ｖｃｍ（ｓ
□、）祉ＮＰＮ ）ランジスタ２２１の飽和コレクタ電
圧である。そして、このときのＮＰＮ ）ランジスタ２
２１のコレクタ電流は、 とな〕、第７図の場合（ＩＣ＝１３０μＡ）Ｋ比べ大幅
に減少していることがわかる◇ ＃Ｉ９図は上記回路のうち例えばＮＰＮ ）ランシスｆ
ｉｌ：ＩＩ、＠の構造を示す平面図、第１０は同じく断
面図である。ここで、２７冨はＮ形エピタキシャル層、
２８１はペースとなるＰ影領域で、この領域２８３内に
設けられ九Ｎ形領域２９、．３１ｇの下部領域がそれぞ
れ抵抗２１１゜３６雪となる。３θ２，３１ｓはそれぞ
れコレククタとなるＮ形仙城、３２１はｔ源端子２４１
用の電極、３３畠はベース電極、：１４．．３５舅はそ
れぞれコレクタ電極、３８はＮ＋オカラ−ある。このよ
うに１この回路においてはＮＰＮ ）ランジスタ２２１
と２つの抵抗２１□ 、３６□を一体として取扱うこと
が可能である。また、左右対象（電源端子と入力端子の
区別がなｉ）ので、マスタースライス時など応用範囲が
広がる。
第１１図は第７図の回路において、スイッチング速度を
向上させるために、両ＮＰＮ ）ランノスタ２２１
＊ ２２雪それぞれのコレクタをペースに接続したもの
である。今、ＮＰＮ ）ランジスタ２２１が活性領域で
動作している場合を考える。トランジスタ２２１のベー
スに接続すれた線に流れる電流１．／は、 となる。一方、トランジスタ２２１のベースに流れ込む
電流１．は Ｉ、＝ Ｉ、’−１゜ となる。
向上させるために、両ＮＰＮ ）ランノスタ２２１
＊ ２２雪それぞれのコレクタをペースに接続したもの
である。今、ＮＰＮ ）ランジスタ２２１が活性領域で
動作している場合を考える。トランジスタ２２１のベー
スに接続すれた線に流れる電流１．／は、 となる。一方、トランジスタ２２１のベースに流れ込む
電流１．は Ｉ、＝ Ｉ、’−１゜ となる。
トランジスタ２２１０ペース電ＲＣ）変化（第７ＷＪｔ
Ｄ回路におけるトランジスタ２２１０ベース電流を■１
とすると、この回路ではベース電流が１．よりコレクタ
電流ＩＣ外だけ減っている）が、ｖｍｍの値を変化させ
ない程度のものとすると、■、が減りたために、トラン
ジスタ２２１ｏｖｃ。
Ｄ回路におけるトランジスタ２２１０ベース電流を■１
とすると、この回路ではベース電流が１．よりコレクタ
電流ＩＣ外だけ減っている）が、ｖｍｍの値を変化させ
ない程度のものとすると、■、が減りたために、トラン
ジスタ２２１ｏｖｃ。
が上がる。トランジスタ２２１のコレクタ電流は
１ｃ、、、’ＣＣＴプ■
３
である。従って、この回路においては、ｖｃｌが大きく
なるため、コレクタ電流１ｃは減少する〇ζこで、トラ
ンジスタ２２１のコレクタ端子２５１の電位についての
み考えると、ｖｃ、からＶ□へ−又はＶ□からｖｃ、へ
とスイッチング動作をするたびに電位が変わる。しかし
て、この回路においては、第７図の回路に比べＶＣ，が
大きくなりたために■。とＶ□との間の電位差が縮まり
、これＫよりスイッチング速度が向上するものである◇ 以上のようＫこの発明による半導体集積回路は、抵抗と
、エミ、りの接地された１つのＮＰＮトランジスタとに
よシ構成されているので、エピタキシャル層の濃度を十
分上げることができ、ＮＰＮ ）ランゾスタの電流増幅
率を向上させることができる。
なるため、コレクタ電流１ｃは減少する〇ζこで、トラ
ンジスタ２２１のコレクタ端子２５１の電位についての
み考えると、ｖｃ、からＶ□へ−又はＶ□からｖｃ、へ
とスイッチング動作をするたびに電位が変わる。しかし
て、この回路においては、第７図の回路に比べＶＣ，が
大きくなりたために■。とＶ□との間の電位差が縮まり
、これＫよりスイッチング速度が向上するものである◇ 以上のようＫこの発明による半導体集積回路は、抵抗と
、エミ、りの接地された１つのＮＰＮトランジスタとに
よシ構成されているので、エピタキシャル層の濃度を十
分上げることができ、ＮＰＮ ）ランゾスタの電流増幅
率を向上させることができる。
に１図は従来のＩ２Ｌ素子の回路図、第２図は上記素子
の構造を示す平面図、第３図は同断面図、第４図はこの
発明の一実施例に係る回路図、１Ｍ５図はこの回路の構
造を示す平面図、ｆＪＸ６図は同断面図、第７図乃至第
１１図はそれぞれこの発明の他の実施例を示すもので、
第７図及び第８図はそれぞれ回路図、第９図は平面図、
第１０図は断面図、第１１図は回路図である。 ２１・・・抵抗、２２・・・ＮＰＮ ）ランジスタ、２
３・・・入力端子、２４・・・電源端子、２５．２６・
・・コレフ−・端子（出力端子Ｌ ｊＦ１図 ５１−３図 才４図 才５図 オフ図 才９図
の構造を示す平面図、第３図は同断面図、第４図はこの
発明の一実施例に係る回路図、１Ｍ５図はこの回路の構
造を示す平面図、ｆＪＸ６図は同断面図、第７図乃至第
１１図はそれぞれこの発明の他の実施例を示すもので、
第７図及び第８図はそれぞれ回路図、第９図は平面図、
第１０図は断面図、第１１図は回路図である。 ２１・・・抵抗、２２・・・ＮＰＮ ）ランジスタ、２
３・・・入力端子、２４・・・電源端子、２５．２６・
・・コレフ−・端子（出力端子Ｌ ｊＦ１図 ５１−３図 才４図 才５図 オフ図 才９図
Claims (1)
- 電源端子に一端が接続された抵抗と、この抵抗Ｏ他端及
び入力端子にペースが接続され、かつエミ、りが接続さ
れえ少なくとも１個Ｏコレクタを有するＮＰＮ ）シン
ジスタとを具備し九ことを特徴とする半導体集積回路・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109726A JPS5810860A (ja) | 1981-07-14 | 1981-07-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109726A JPS5810860A (ja) | 1981-07-14 | 1981-07-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810860A true JPS5810860A (ja) | 1983-01-21 |
Family
ID=14517668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56109726A Pending JPS5810860A (ja) | 1981-07-14 | 1981-07-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810860A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229855A (ja) * | 1983-05-18 | 1984-12-24 | Rohm Co Ltd | 論理回路の集積化構造 |
| EP0836230A3 (en) * | 1996-10-14 | 1998-08-05 | Sharp Kabushiki Kaisha | Power transistor |
-
1981
- 1981-07-14 JP JP56109726A patent/JPS5810860A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229855A (ja) * | 1983-05-18 | 1984-12-24 | Rohm Co Ltd | 論理回路の集積化構造 |
| EP0836230A3 (en) * | 1996-10-14 | 1998-08-05 | Sharp Kabushiki Kaisha | Power transistor |
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