JPS59229855A - 論理回路の集積化構造 - Google Patents
論理回路の集積化構造Info
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- JPS59229855A JPS59229855A JP58088042A JP8804283A JPS59229855A JP S59229855 A JPS59229855 A JP S59229855A JP 58088042 A JP58088042 A JP 58088042A JP 8804283 A JP8804283 A JP 8804283A JP S59229855 A JPS59229855 A JP S59229855A
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- JP
- Japan
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- transistor
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- resistors
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- transistors
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 3
- 230000000452 restraining effect Effects 0.000 abstract 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/311—Design considerations for internal polarisation in bipolar devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トランジスタとこのトランジスタの負荷抵抗
とを同一の半導体基板に設けてなる論理°回路の集積化
構造に関する。
とを同一の半導体基板に設けてなる論理°回路の集積化
構造に関する。
このような論理回路には、例えば、第１図に示すような
バイポーラトランジスタＮＯＲ論理回路がある。第１図
において、ＴＲ＋〜ＴＲ４は第１〜第４トランジスタ、
Ｒ１−Ｒ６は第１〜第６抵抗、Ｖｃ＋は電源、ＧＮＤは
接地部、ＩＮ＋ 、 ＩＮ２ は論理入力端子、ＯＵＴ
、ＯＵＴは論理出力端子である。このＮＯｋ論理回路を
集積化した場合、従来では第２図のレイアウトに示すよ
うな構造となっている。第２図に示す各符号は第１図の
それに対応している。
バイポーラトランジスタＮＯＲ論理回路がある。第１図
において、ＴＲ＋〜ＴＲ４は第１〜第４トランジスタ、
Ｒ１−Ｒ６は第１〜第６抵抗、Ｖｃ＋は電源、ＧＮＤは
接地部、ＩＮ＋ 、 ＩＮ２ は論理入力端子、ＯＵＴ
、ＯＵＴは論理出力端子である。このＮＯｋ論理回路を
集積化した場合、従来では第２図のレイアウトに示すよ
うな構造となっている。第２図に示す各符号は第１図の
それに対応している。
Ｅ 、 Ｂ 、 Ｃｉｊ各トランジスタのエミッタ、ベ
ース、コレクタであり、その符号の添字は、各トランジ
スタの符号のそれに対応している。また、図はコンタク
ト部分、％はアルミニウム蒸着配線を示す。このような
構造のものでは、第１〜第６抵抗Ｒ１〜に６のランドＬ
１〜Ｌ６ と、第１．第２トランジスタＴＲ＋ 、
ＴＲ２の共用ランドＬ７ と、第３．第４トランジス
タＴＲｓ 、 ＴＲ４の共用ランドＬ８ とは１固別に
なっている。このため、従来の集積化構造では、レイア
ウトの論理構成面積が非常に広くなり、チップ面積が増
大していた。また、このことにより集積化のため製造コ
ストも高くつくものとなっていた。
ース、コレクタであり、その符号の添字は、各トランジ
スタの符号のそれに対応している。また、図はコンタク
ト部分、％はアルミニウム蒸着配線を示す。このような
構造のものでは、第１〜第６抵抗Ｒ１〜に６のランドＬ
１〜Ｌ６ と、第１．第２トランジスタＴＲ＋ 、
ＴＲ２の共用ランドＬ７ と、第３．第４トランジス
タＴＲｓ 、 ＴＲ４の共用ランドＬ８ とは１固別に
なっている。このため、従来の集積化構造では、レイア
ウトの論理構成面積が非常に広くなり、チップ面積が増
大していた。また、このことにより集積化のため製造コ
ストも高くつくものとなっていた。
本発明は、レイアウトの論理構成が狭くて済む： よ
うにして、チップ面積を狭くして、より集積化に適する
ようにするととも昏こ、集積化のための製造コストも安
くて済むようにすることを目的とする。
うにして、チップ面積を狭くして、より集積化に適する
ようにするととも昏こ、集積化のための製造コストも安
くて済むようにすることを目的とする。
このような目的を達成するため、本発明はトランジスタ
の負荷抵抗のランドを設けず、その代わりに前記トラン
ジスタに定電流を供給する定電流源としてのトランジス
タのランドを設けるようにしている。
の負荷抵抗のランドを設けず、その代わりに前記トラン
ジスタに定電流を供給する定電流源としてのトランジス
タのランドを設けるようにしている。
以下、本発明を図面に示す一実施例に基づいて詳細に説
明する。
明する。
第３図はこの実施例に係る論理回路の集積化構造が適用
されるＮＯＲ論理回路図であり、第４図はこのＮＯＲ論
理回路を集積化した場合の半導体レイアウトを示す図で
あり、第１図、第２図と対応する部分には同一の符号が
付される。第３図において、Ｒ＋ 、Ｒ３，Ｒ４、Ｒ６
は第１．第３．第４．第６抵抗であっていわゆるピンチ
抵抗で形成でれている。ＴＲ＋〜ＴＲ５は第１〜第５ト
ランジスタ、Ｖｃｃは電源、ＧＮＤｒｉ接地部、ＩＮｌ
、ＩＮ２ ハ論理入力端子、ＯＵＴ、ＯＵＴは論理出力
端子、ＣＴは制御信号入力端子である。第３図に示すＮ
ＯＲ論理回路を半導体基板内に設けた場合のレイアウト
を示す第４図において、第１ランドＬ、／には、ｍｌ
、ｉ２トランジスタＴＲＹ、ＴＲ２および第１．第４抵
抗Ｒ１，Ｒ４が形成σれる。ベース電流制限抵抗として
の第１抵抗、第４抵抗Ｒ１，Ｒ４が第１．第２トランジ
スタＴＲ＋、ＴＲ２と同一のランドＬ＋′内に形成され
ている。また、第３ランドＬａ’ｌこは、第３゜第４ト
ランジスタＴＲ３，ＴＲ４および第３．第６抵抗Ｒ８，
Ｒ６が形成される。ベース電流制限抵抗としての第３．
第６抵抗Ｒ８、Ｒ６は、第３．第４トランジスタＴＲ８
，ＴＲ４と同一のランドＬｓ’内に形成はれている。第
２ランドＬ２’は、定電流源としての第５トランジスタ
ＴＲ５が形成される。この第５トランジスタＴＲ５は第
１〜第４トランジスタＴＲ＋〜ＴＲ４の第１図における
各負荷抵抗Ｒ２，Ｒ５に対応するものであり、制御信号
の入力端子ＣＴｌこ印加される該制御信号番こより定電
流を各トランジスタＴＲ＋〜ＴＲ４ｉこコレクタ電流と
して与える。第５図は第４図のＡ−Ａ線番こ沿う構造断
面図であり、第５図において、１は、絶縁膜、２はアル
ミニウム蒸着配線層、３ｔｒｉピンチ抵抗に１ である
。
されるＮＯＲ論理回路図であり、第４図はこのＮＯＲ論
理回路を集積化した場合の半導体レイアウトを示す図で
あり、第１図、第２図と対応する部分には同一の符号が
付される。第３図において、Ｒ＋ 、Ｒ３，Ｒ４、Ｒ６
は第１．第３．第４．第６抵抗であっていわゆるピンチ
抵抗で形成でれている。ＴＲ＋〜ＴＲ５は第１〜第５ト
ランジスタ、Ｖｃｃは電源、ＧＮＤｒｉ接地部、ＩＮｌ
、ＩＮ２ ハ論理入力端子、ＯＵＴ、ＯＵＴは論理出力
端子、ＣＴは制御信号入力端子である。第３図に示すＮ
ＯＲ論理回路を半導体基板内に設けた場合のレイアウト
を示す第４図において、第１ランドＬ、／には、ｍｌ
、ｉ２トランジスタＴＲＹ、ＴＲ２および第１．第４抵
抗Ｒ１，Ｒ４が形成σれる。ベース電流制限抵抗として
の第１抵抗、第４抵抗Ｒ１，Ｒ４が第１．第２トランジ
スタＴＲ＋、ＴＲ２と同一のランドＬ＋′内に形成され
ている。また、第３ランドＬａ’ｌこは、第３゜第４ト
ランジスタＴＲ３，ＴＲ４および第３．第６抵抗Ｒ８，
Ｒ６が形成される。ベース電流制限抵抗としての第３．
第６抵抗Ｒ８、Ｒ６は、第３．第４トランジスタＴＲ８
，ＴＲ４と同一のランドＬｓ’内に形成はれている。第
２ランドＬ２’は、定電流源としての第５トランジスタ
ＴＲ５が形成される。この第５トランジスタＴＲ５は第
１〜第４トランジスタＴＲ＋〜ＴＲ４の第１図における
各負荷抵抗Ｒ２，Ｒ５に対応するものであり、制御信号
の入力端子ＣＴｌこ印加される該制御信号番こより定電
流を各トランジスタＴＲ＋〜ＴＲ４ｉこコレクタ電流と
して与える。第５図は第４図のＡ−Ａ線番こ沿う構造断
面図であり、第５図において、１は、絶縁膜、２はアル
ミニウム蒸着配線層、３ｔｒｉピンチ抵抗に１ である
。
したがって、この実施例では、従来例を示す第２図のよ
うに大きな抵抗値（例えば２２にΩ）のため、非常番こ
広いチップ面積を必要とする負荷抵抗としての第２．第
５抵抗Ｒ２，Ｒ５の各ランドＬ２゜Ｌ５ とは異なっ
て、非常に狭いチップ面積で済む第２ランドＬ２７とな
り、したがって全体のチップ面積を小さくすることがで
きる。なお、上述の実施例でｉｊ Ｎ ＯＲ論理回路に
ついて適用したが、論理回路としてはこの実施例に同等
限定されるものではない。
うに大きな抵抗値（例えば２２にΩ）のため、非常番こ
広いチップ面積を必要とする負荷抵抗としての第２．第
５抵抗Ｒ２，Ｒ５の各ランドＬ２゜Ｌ５ とは異なっ
て、非常に狭いチップ面積で済む第２ランドＬ２７とな
り、したがって全体のチップ面積を小さくすることがで
きる。なお、上述の実施例でｉｊ Ｎ ＯＲ論理回路に
ついて適用したが、論理回路としてはこの実施例に同等
限定されるものではない。
以上のように、本発明によれば、トランジスタの負荷抵
抗のランドを設けず、その代わりに前記トランジスタ（
こ定電流を供給する電流源としてのトランジスタのラン
ドを設けたので、レイアウトの構成が非常に狭くて済み
、チップ面積が狭くなるとともに、その集積化のための
製造コストも安くて済むという効果が発揮される。
抗のランドを設けず、その代わりに前記トランジスタ（
こ定電流を供給する電流源としてのトランジスタのラン
ドを設けたので、レイアウトの構成が非常に狭くて済み
、チップ面積が狭くなるとともに、その集積化のための
製造コストも安くて済むという効果が発揮される。
第１図はＮＯＲ論理回路図５、第２図は従来例における
第１図の論理回路の半導体レイアウトを示す図、第３図
は他のＮＯＲ論理回路図、第４図は本発明の一実施例に
おける第３図の論理回路の半導体レイアウトを示す図、
第５図は第４図のＡ−Ａ線に沿う構造断面図である。 ＴＲｓ・・・定電流用トランジスタ、■（７〜ＲＩＯ・
・・ピンチ抵抗、ＴＲ＋〜ＴＲ４・・・トランジスタ、
ＩＮＩ、ＩＮ２・・・論理入力端子、ＯＵＴ、ＯＵＴ’
、、、論理出方端子。 出願人 ローム株式会社 代理人 弁理士岡田和秀
第１図の論理回路の半導体レイアウトを示す図、第３図
は他のＮＯＲ論理回路図、第４図は本発明の一実施例に
おける第３図の論理回路の半導体レイアウトを示す図、
第５図は第４図のＡ−Ａ線に沿う構造断面図である。 ＴＲｓ・・・定電流用トランジスタ、■（７〜ＲＩＯ・
・・ピンチ抵抗、ＴＲ＋〜ＴＲ４・・・トランジスタ、
ＩＮＩ、ＩＮ２・・・論理入力端子、ＯＵＴ、ＯＵＴ’
、、、論理出方端子。 出願人 ローム株式会社 代理人 弁理士岡田和秀
Claims (1)
- （［）トランジスタとこのトランジスタの負荷抵抗とを
同一の半導体基板に備える論理回路の集積化構造におい
て、“前記負荷抵抗をトランジスタによる定電流源とし
てなるランドを有する論理回路の集積化構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088042A JPS59229855A (ja) | 1983-05-18 | 1983-05-18 | 論理回路の集積化構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088042A JPS59229855A (ja) | 1983-05-18 | 1983-05-18 | 論理回路の集積化構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229855A true JPS59229855A (ja) | 1984-12-24 |
Family
ID=13931766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088042A Pending JPS59229855A (ja) | 1983-05-18 | 1983-05-18 | 論理回路の集積化構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229855A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826652A (ja) * | 1971-08-09 | 1973-04-07 | ||
| JPS5810860A (ja) * | 1981-07-14 | 1983-01-21 | Toshiba Corp | 半導体集積回路 |
-
1983
- 1983-05-18 JP JP58088042A patent/JPS59229855A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826652A (ja) * | 1971-08-09 | 1973-04-07 | ||
| JPS5810860A (ja) * | 1981-07-14 | 1983-01-21 | Toshiba Corp | 半導体集積回路 |
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