JPS5810920A - デイジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、高分解能ではあるが精度の点で満足されない
、すなわち直線性を満足しないディジタル・アナログ変
換器（説明の都合上これを元ＤΔ０と略称する）に、い
わゆるディジタルトリミングを施して直線性の補正を行
い、精度を改轡するようにしたディジタル・アナログ変
換器（以下ＤＡＯと略記する）に関し、特にその入力コ
ード変換器を改良して変換速度の高速化を図ったディジ
タル・アナログ変換器に関するものである。

本発明者等は、ディジタルトリミングを施したＤＡＯと
して、特願昭！ｊ−／２７２３ヂ号にお（１て、上位桁
の出力を発生する第１のディジタル・アナログ変換器（
上位ＤＡＯと略記）と、下位桁の出力として第１のディ
ジタル・アナレグ変換器（下位ＤＡＯと略記）の最下位
桁のディジタル入力のＩビット分の出力値（／　ＩＪＢ
の値）より常に大きいフルスケール出力を発生する第１
のディジタル・アナログ変換器と、第１のディジタル・
アナログ変換器の出力と第２のディジタル・アナログ変
換器の出力とを加算してアナログ出力信号を得る加算手
段と、これら第１および＃！コのディジタル・アナレグ
変換器に対するディジタル入力信号とアナログ出力信号
との関係かはば直線的となるように。

ディジタル入力信号を所定値だけシフトして得た入力コ
ードを第１および第λディジタル・アナログ変換器へ入
力するコード変換器とを設けたディジタル・アナログ変
換器を提案した。

ここで、上位Ｄ＾０および下位Ｄ＾０は元ＤΔ０で構成
でき、その上位ＤＡＯの３ビツトの特性例は第１図に示
すようになり、下位Ｄ＾０から上位Ｄ＾０への入力の桁
上り点における出力変化が常に減少する。

この特性を第１図に示す理想特性に補正するためには１
次のようなコード変換を行う必要がある。

すなわち、補正量が切り換わる位置での入力コードをそ
れぞれＪ・、　Ｊｌ　、　Ｊｌ　＊・−・・・　とする
ときに。

入力コードが０−Ｊ・のときには、シフト量００（＝Ｏ
）、Ｊｏ″−Ｊ、のときにはＯｌ、・−・・・　という
ようＫして、入力コードよりシフト量を判定して。

そのシフト量に対応する補正量を入力コードに加算する
必要がある。

その場合に、入力コードＪ・〜Ｊ１．　Ｊｌ〜Ｊ！。

・・・・・・で区分されるいずれの領域にあるかを識別
することが問題となる。原理的には、入力コードを切換
点コードＪ（１ｅ　Ｊｌ　＃　Ｊ鵞ｓ・・・・・・、　
Ｊｓと逐次比較し【いき、入力コードの方が大きくなる
コードＪｑ　９１−求め、当該入力コードが領域Ｊ、−
１〜Ｊ、にあると識別することができる。しかし、この
比較動作の回数は、最悪の場合には＆切換点Ｊｑの点数
分だけ、すなわち上位ＤΔ０の分解部分に対応する同数
となり、上述のＤＡＯには長い処理時間を必要とする欠
点がある。更にまた。基本的な比較動作は、切換わり点
を示すデータを記憶回路から読出してきて、そのデータ
のＩの補数をとって入力コードに加算することで実現で
きるが、記憶回路へのアクセス、読出しデータの反転お
よび２回の加算処理か必要となり、処理時間は一層長く
なってしまう。以上が上述の提案のＤＡＯのＤＡ変換時
間の短縮化の大きな妨げとなっている。更に加えて、こ
のような処理を行うための論理回路の構成も複雑となり
、特に記憶回路の記憶容量が大きくなるという問題もあ
った。

そこで１本発明の目的は、上述の問題点を解決し、切り
換え点を入力コードの一部分のディ９ジタル信号から即
座に決定し得るようｋして、　ＤＡ変換速度の高速化を
−るようにしたディジタル・アナログ変換器を提供する
ことにある。

かかる目的を達成するために１本発明は、上位桁の出力
を発生する第１のディジタル・アナログ変換器と、下位
桁の出力として前記第１のディジタル・アナログ変換器
の最下位桁のディジタル入力のＩビット分の出力値（ｔ
　Ｌ８Ｂの値）より常に大きいフルスケール出力を発生
する第２のディジタル・アナログ変換器と、前記第１の
ディジタル・アナログ変換器の出力と前記第２のディジ
タル・アナログ変換器の出力とを加算してアナ四グ出力
信号を得る加算手段とを有する元ディジタル・アナログ
変換器、および前記第１および第２のディジタル・アナ
醇グ変換器に対するディジタル入力信号と前記アナ四グ
出力信号との関係が峰ぼ直綜的となるように、前記ディ
ジタル入力信号を所定値だけシフトして得た入力コード
を前記第１および第２のディジタル・アナログ変換器へ
入力するフード変換器を有するディジタル・アナログ変
換器において。

前記コード変換器は。

前記元ディジタル・アナ襲グ変換器のディジタル・アナ
ログ変換特性を前記ｊＩ／のディジタル・アナログ変換
器の２倍の分解能で等分した各ディジタル量の各領域に
対応して、前記シード変換器におけるコードシフトによ
り補正された特性におけるその領域内のシフト量が切り
換わる点を予め記憶し、＃記ディジタル入力信号の一部
に応動して切り換え点のデータを取出す切り換え点発生
回路と。

前記ディジタル入力信号の一部と、前記切り換え点発生
回路からの前記切り換え点のデータとをディジタル比較
し、前記領域内でのシフト量がコ種類あるときに、その
いずれを選択するかを指定する比較回路と。

前記領域に対応して、その領域内でシフト量が。

７８１１ｍであればそのシフト量を記憶し、２種類であ
れば前記比較回路により指定された方のシフト量を予め
記憶し、前記ディジタル入力信号に応動して所定のコー
ドシフト量を取出すコードシフト量発生回路と。

該コードシフト量発生回路と前記ディジタル入力信号と
のディジタル加算を行い、その加算結果を前記第１およ
び第２のディジタル・アナログ変換器に供給する加算器
とを具備したことを特徴とする。

また１本発明は、上位桁部分における最下位桁のディジ
タル入力のｌビット分の出力値（ｔ　Ｌ８Ｂの値）より
常に大きい下位桁部分のフルスケール出力を発生する元
ディジタル・アナログ変換器と。

該元ディジタル・アナログ変換器に対するディジタル入
力信号とアナログ出方信号との関係が嫌ぼ直線的となる
ように、＃ｂピディジタル入六方信号所足値だけシフト
して得た入力コードをｍ紀元ディジタル・アナログ変換
器へ入力するコード変換器とを有するディジタル・アナ
ログ変換器において。

前記コード変換器は。

前記元ディジタルーアナログ変換器のディジタル・７ｆ
Ｏグ変換特性を当該元ディジタル・アナログ変換器のコ
倍の分解能で等分した各ディジタル量の各領域に対応し
て、＃釦コード変換器におけるコードフットにより補正
された特性におけるその領域内のシフト量が切り換わる
点を予め記憶し、前記ディジタル人力信号の一部に応動
して切り換え点のデータを取り出す切り換え点発生回路
と。

前記ディジタル人力信号の一部と、前記切り換え点発生
回路からの前記切り換え点のデータとをディジタル比較
し、前記領域内でのシフト量が一種類あるときに、その
いずれを選択するかを指定する比較回路と。

前記領域に対応して、その領域内でシフト量が。

１種類であればそのシフト量を記憶し、一種類であれば
前記比較回路により指定された方のシフト量を予め記憶
し、前記ディジタル入力信号に応動して所定のコードシ
フト量を取出すコードシフト量発生回路と。

該コードシフト量発生回路とＩＩＩ記ディジタル入力信
号とのディジタル加算を行い、その加算結果以下に図面
を参照して本発明の詳細な説明する。

第２図は本発明ディジタル・アナログ変換器におけるコ
ード変換器の基本的な構成の実施例を示し、ここでｌは
ディジタル久方信号端子、コは元ＤΔ０へのコード変換
出力信号端子、３はディジタル比較器、４１＋は切り換
え点発生回路、ｊはコードシフト量発生回路、ｔはディ
ジタル加算器である。

回路動作の説明のために１元ＤＡＯのビット数をｎビッ
ト、その上位ＤＡＯのビット数をｍビット、下位ＤＡＯ
のビット数をｊ二ｎ−ｍビットとする。また、補正後の
ビット数をｋとすると、補正後のビット数は補正前より
小さくなるのは明らかでｋ〈ｎである。第１図に示され
たそれぞれの領域は。

元Ｄ＾０における上位ＤＡＯの分解能コ　の２倍の分（
ｍ＋１　） 解能、すなわちコ　　　に相当するから、入力コードの
上位（ｍ＋／）ビットの信号唖識別可能となる。従って
、＃ＩＩＥ１図に示すように、入力コードの上位（ｍ＋
／）ビットの信号に対応して、あらかじめ切り換え点発
生回路参１例えばＲＯＭ　４ＣｇＪり換え点のコードＪ
ｓ　Ｉ　Ｊｌ　ｍ　’＊　ｅ　”−”・　　における下
位［ｎ−（ｒｎ＋／）］　　ビピッの信号な記憶してお
く。その領域に切り換え点がなければＯを記憶しておく
。

また、同様に入力コードの上位（ｍ＋／）ビットの信号
に対応して、コードシフト量発生回路！にその領域のシ
フト量００　””　ｅ　ＣＩ　Ｈｏ、　ｌ−・・−・を
予め記憶しておく。

ディジタル入力コードが端子ｌに加えられると。

その上位（ｍ＋／）ビットの信号が切り換え点発生回路
事に供給され、それｋよりｆｒＲ城が指定され。

切り換え点発生回路事からは、その領域忙切り換え点が
ある場合にはその下位（ｍ　−ｒｍ−ｔ）ビットの信号
を出力し、その領域に切り換え点がない場合には０を出
力する。ディジタル比較器Ｊは、ディジタル入力信号中
の下位（＊−ｍ−ｔ）ビットのコードデータと切り換え
点発生回路参からの出方とを比較し、入力コードデータ
の方が大きければ桁上り信号を出力する。すなわち、そ
の領域内に切り換わり点が存在する場合、その領域内に
はシフト量が２種類存在するから、この比較動作により
２つのシフト量のどちらを用いるかを決定し得る。コー
ドシフト量発生回路５には、２つのシフト量のうちの小
さい方をその領域に対応して記憶するとすると、入力コ
ードが小さいときはそのシフト量を、入力コードが大き
いときは次の領域に対応したシフト量を出力するように
コードシフト量発生回路を駆動する。逆に、２つのシフ
ト量のうち大きい方をその領域に対応してコードシフト
鎗発生回路ｊ［記憶するとすると、入力コードが大きい
ときは、その領域に対応したシフト量を。

小さいときは１つ前の領域のシフト量を発生するように
コードシフト量発生回路！を駆動すればよい０以上の動
作により各入力コードに対応して補正すべきシフト量を
コードシフト量発生回路ｌから得ることができる。最後
に、ティジタル加算器６によりシフト量と入力コードと
を加算し、その加算出力を、入力コードに対応して補正
された入力コードとして１元ＤＡＯ（図示せず）に供給
し。

この元り轟０からは入力コードに正しく対応したアナ四
グ出力が得られるようにする。なお、入カコ加算６４で
は最上位桁が一致するようにして加算が行われる。

第１図はディジタル比較ＷｈＪの具体的な回路例を示し
、ここで／／は桁上り信号のみが出力される桁上り加算
器である。本例の切り換え点発生回路ダはＩの補数を記
憶する記憶回路で構成し１桁上り加算器／／では一方の
ムビットデイジタル値のｌの補数に他方のＡビットのデ
ィジタル値を加算し。

その加算結果の（Ａ十／）ビット目への桁上り出力の有
無の判定によりディジタル比較動作を実現する。従って
、切り換え点発生回路参には切り換え点のディジタルコ
ードの下位（ｍ−ｍ−／）ビットのディジタルコードの
Ｉの補数を記憶しておくことにより単純に桁上り加算器
／ｌを用いるのみで比較動作を実現できる。

次に、コードシフト量発生回路Ｓ０３つの具体例を第参
図、第！図および第１図に示す。これらの例では、小さ
い方のシフト量を領域に対して記憶するものとする。９
４１１図において、ｌは記憶回路、ｎは加算器である。

記憶回路ｌには、入力コードの上位（ｍ＋／）ビットの
信号に対応して順次にシフト量を記憶しておく。入力コ
ードの下位（ｎ−ｍ−／）ピッ）のデータが切り換わり
点の値より大きい場合、加算器ｎには、比較器３からの
１１″が供給され、この＠ｌ”が端子Ｉからの入力コー
ドに加算される。このことは、シフト量の領域なＩずら
ずことを意味し、正しい補正シフト量が記憶回路１より
得られる。逆の場合には、比較器ＪからはＱが出力され
、その領域のシフ（量が記憶回路１より得られる。

第５図の例では、第１図における加算動作速度をみかけ
上なくすようにして高速化を図る。このコードシフト量
発生回路！は、記憶回路Ｊ／、パスセレクタｎ、および
予めｌの加算を行う加算器３３から構成される。ここで
も、＄４４図の例と同様に比較器出力がｌの場合は、入
力コードに常に＋ｌが加算された信号をバスセレクタｎ
の入力端子Ａにより選択して記憶回路３１をアクセスす
るから。

記憶回路Ｊ／かもは入力コードに対応する次の領域のシ
フト量を得ることができるａｔ’の場合には。

バスセレクタｎの入力端子Ｂが選択され、入力コードに
対応丁−シフシ量が記憶回路３１かも出力される。こ゛
の構成では、第参図の例の加算ＷＩｎの応答速度に代わ
ってバスセレクタ３２の速度が全体のコード変換速度に
寄与することになるが１通常はバスセレクタの動作速度
を小さくできるので、その分だけ動作が早くなる。

第を図は、加算器および記憶回路の応答時間をみかけ上
なくして高速化を図る例を示し、このコードシフト量発
生回路！は２つの記憶回路ｑ−Ｊｑｓよびｑ、バスセレ
クタＱ、排他的論理和ゲート鐸。

および常に十／を加算する加算器釘により構成される。

ここで、入力コード中の上位ｍビットを記憶向―ｐに記
憶する。入力コード中の上位（ｍ＋ｌ）ビットを加算器
釘に供給し、そのデータに十Ｉを加算し、その加算結果
からｌビグ４桁落しを行い、上位ｍビットの出方を得る
。このｍビット出力を記憶回路Ｖに書込む。排他的論理
和グー）件には、入力コード中の上位からｍビット目の
信号と比較器Ｊの出力とを供給し、その排他的論理和出
力をバスセレクタＲにセレクト信号として供給する。バ
スセレクタｑの入力端子ムおよびＢＫは、それぞれ、記
憶回路Ｖおよび侵からの続出し出力を供給し、セレクト
信号に応じていずれからの続出し出力を選択的に取り出
して加算器ｔへ供給する。

ｔＲ１図示の回路構成の動作を第７図を参照して説明す
る。第７図は、上位Ｄ＾０の分解能ｍビットで等分した
ときの領域と補正シフト量およ、び切り換わり点との関
係、および上位ＤＡＯの２倍の分解能（ｍ＋／）ビット
で等分したときの領域と補正シフト量および切り換わり
点との関係を示す。今。

臘ビットで等分された領域コについてみてみると。

切り換わり点はＪ８およびＪｌの２つあり、その領域で
３つの補正シフト量０．　、　ｏ、およびＣ４を取り得
ることがわかる。切り換わり点は、Ｃｍ＋／）の分解能
で等分された領域３および参に対してＪ鵞およびＪ、と
識別されるので、上位から（ｍ＋／）ビット目のコード
＠Ｏ“のときは、入力コードの下位（！１−ＩＸＩ−／
　）ビットが１３の下位（ｎ−ｍ−／）ビットのコード
より小さければＣ！、大きければＣｓとなり、同じ（上
位から（ｍ＋／）ビット目のコーＩ　　ドが“ｌ”のと
きは、入力コードの下位（ｎ−ｍ−／）ビットがＪ、の
下位（ｎ−ｍ−／）ビットのコードより小さければＯｓ
、大きければＣ４とすればよい。

ｍビットで等分した領域に対し、シフト量がλつのとき
は大きい方、３つのときは中間のシフト量。

すなわちこの場合にはａｍを記憶回路ｆ／に記憶し。

他方の記憶回路帽にはもつと小さい順番のシフト量、こ
の場合にはＣＩを記憶する。Ｃｓは記憶回路ｐの次の領
域に記憶されるととＫなる。従って。

入力コードに対してｍビットの信号で記憶回路りｌＯ意
か０４かを識別できる。また、比較器Ｊからの出力と入
力コードの（ｍ＋／）ビットの値が偶数か奇数かにより
０３とｏ＝　＋　０４とのいずれであるかを識別するこ
とができる。ここで、入力コードが偶数であるか奇数で
あるかは、　＋／を加算して次の桁に桁上りがあるか否
かで判断でき１例えば、常に＋ｌを加算する加算器何か
らの出力の下位２ビツト目を切り捨てることにより実現
できる。奇数のときは、記憶回路々の次の領域のシフト
量、すなわち０４を、比較器Ｊからの出力が発生する前
に予め指定することができる。記憶回路１１７において
も、同様に、比較器出力が発生する前に０３を出力する
ことができる。Ｏｓと０４との識別は、比較器出力と（
ｍ＋／）ビット目の信号との排他的論理和をとって第を
図に示すように実現できる。このように、第を図の構成
では、切り換わり点を出力する記憶回路参の動作と並行
して記憶回路Ｖおよびｐの動作が行われるので、コード
変換器全体の動作速度は、記憶回路骨または＃ｌおよび
侵のいずれか遅い方の動作速度で決まる。切り換わり点
発生回路参としての記憶回路の速度とこれら記憶回路の
速度とは同程度であるから、コードシフト量発生回路！
としてみた場合には、第参図または第５図の一路構成に
比べ、第を図の回路構成は記憶回路の速度を低くしても
よいことがわかる。また、第４図における記憶回路Ｖお
よびξの各記憶容量は、第参図または第５図の場合と同
様に。

コＩＩｌ＋’　ｘ　ｘ　　ｃ　ｘ　、シフト量を表現し
得るビット数）である。

第１図は本発明によるディジタル・アナログ変換器の具
体例を示し、ここで畔第２図、第３図おＣノ／　　） よび第４図に詳細を示した各部分を用いており。

これら部分には同一符号を付して示すことにする。

ここで、ｌｊビットのディジタル加算器基の出力を元Ｄ
＾０　ｊｏに供給する。元ＤＡＯ１０は図示例では。

容量列とアナログスイッチを含む上位桁ＤＡＯ（ＭＤＡ
Ｏ）　ｊｔ／と下位桁Ｄ＾Ｏ（ＬＤＡＯ）　ｊＪと基準
電圧源ｊ３と結合用容量Ｈａと演算増幅器！！とを有し
。

出力端子！６よりアナ四グ変換出力を取り出す。

ここで、　ＬＤＡＯｊＪのフルスケールをＭＤＡＣｊｌ
の／　１８Ｂより大きくし、ＬＤ＾０！２０分解能にお
いてその線形性を満たしておけばＬＤＡＯｊＪからＭＤ
ＡＣｊｌにおける桁上り時に減少する特性が得られる。

ＬＤＡＯｊＪからＭＤＡＯｓｔへの桁上りが生じる点で
負の方向のとびが生じ、その点を起点としてＬＤΔＯｊ
コの特性曲線を重畳したものとなる。ここで。

ディジタル入力をコード変換器によりシフトすることに
よって、線形性を満足する特性が得られる。

第を図において、元ＤΔ０！０の上位桁および下位桁を
それぞれｒビットとし、コード変換器での補正処理によ
り／ＪビットのＤΔ変換器を構成する。

ＤＡ　［換速度は、Ｒ２Ｍ１７およびｐ１桁上り加算器
／／　、パスセレクタＩＪ、／Ｊビット加算器６および
元ＤＡＯ１０の各速度の和により決められる０例えば。

通常の０ＭＯ８７ａセスによるＬ８Ｉの形態で第を図示
のディジタル・アナログ変換器を構成する場合には、上
述の各部分の動作速度は、それぞれ３００〜！００　ｍ
ｓ　、　　１００　ｎｓ　、　　１００ｍｍ　、１００
ｍｍ　、　　および元りム０ｊＯＫついては後で説明す
るが、／−１，ｊμ易程度となるから、全体の動作速度
はｔ６〜２３μＳ。

すなわち約８００〜４００　ｋｇｐｍ　（ｋｉｌｏ　ｓ
ａｍｐｌ＠ｓ　ｐ＠ｒ　ｓｅ＠）を実現できる。

これに対して、上位ビット数回だけ比較動作を行う場合
には、その比較の度毎にＲＯＭにアクセスする必要があ
り、かかる比較動作の速度は（ｉｏ。

ｔ’ｓ　＋ＪＯＯ〜！００　ｍｉｓ　）　Ｘ　Ｉ　＃　
２．４４〜よλμＳとなり。

これＫ　／ｊビット加算器および元Ｄ＾０の速度が加わ
って全体の動作速度は約！ｊ　−＠ｒμＳ、すなわち２
００〜コＩＩ　ｋｓｐｍとなる。従って、ｔｌｐＪｔ図
の例では約２倍程度の高速化を達成できる。特に、　Ｒ
ＯＭの速度が遅い場合は改善の度合が一層顕著である。

元Ｄ＾０の速度は、容量列の単位容量を／　ｐｐとする
と、そのＬＳＩにおける素子精度は約／、２１．％であ
り、下位ｒビットの誤差は０．ＯＱ　Ｌ８Ｂであるから
、十分に本発明による補正の条件を満足する。

このときの容量列のセットリングはスイッチのサイズに
もよるが、約！ＯＯ〜７００　ｎｓ程度は実現できる。

また、加算器の速度は１００−１０Ｏｎ＋ｓ程度を実現
し得るので１元ＤＡＯ全体としての動作速度は約Ｉ〜／
、７４ｓ程度となる。

第一図または第１図に示したコードシフト量発生回路を
用いた場合でも、同様に大幅な速度の改善な図ることが
できる。

第２図は上述したＭＤＡＯ！／およびＬＤＡＯ１２の具
体的な′一実施例であって、Ａｔはディジタル入力信号
端子、６コはアナログ出力信号端子％ｔ３は基準電圧Ｖ
ｒｄの端子ｈ　ＳＬＯ＋　８Ｌｌ　ｔ　”’　＋　’Ｌ
ｊ−１；　８Ｍｌ）ｍ８Ｍ１＋・・＋　’Ｍｌ！ｌ−１
はアナｐグスイッテｈ　００Ｃ＋＋　’Ｌｅｅ’ＬＩ　
Ｉ”’　＊　０Ｌｊ−１は下位桁側容量、１０１０Ｍｏ
１Ｏ＋１＋＃０Ｍｍ−１は上位桁側容量である。ディジ
タル入力のビットに対応してバイナリ−に重みづけして
配列した容量列ｏｏｏ　ｅ　０Ｌ（１”−０Ｌｊ−１に
よる！ビットのＬＤＡＯｊＪと、同様に接続したｍビッ
トのＭＤＡＯ！−／との出力間を、相互に容量ｃ６で結
合する。この回路において、結合用容量ｏｃｌの値を、
その右側の端子からＬＳＩ傭のＬＤＡＯｊＪの容量列を
合一て見の分解能を持つ通常のＤＡＯとして動作する。

これはＬＤＡＯｊＪの出力が結合用容量０．　Ｋより５
４（倍されてＭＤＡＯｊＪの出力に加算されるためであ
り。

顧轟ａ　Ｚｔの出力とＬＤ＾Ｏｊ２の出力とのアナログ
加算が結合用容量０゜により実現されており、従ってこ
の容量Ｃ，，の値がＬＤ＾ＯＩコの入力対出力特性は理
想より大きくなり、ＭＤムｏ　ｊｉで生じる誤差を考慮
しても、結合用容量Ｃｃを適当に設定すれは。

常にＬＤ＾０！コからＭＤＡＯ！／への桁上りによる変
化量０（＋　）より適当に大きく設定すればＬＤＡＣｚ
コとＭＤＡＯ１／との出力のつなぎ目における正方向の
とびはなくなるｏ　ＬＤＡＯｚコの非線形誤差を２１の
分解能の％　Ｌ８Ｂ以内に押さえ、ＭＤＡＯ！／の誤差
をカバーするように容量Ｃｃの値を設定すれば、アナロ
グ出力にはＬＤＡＣｊＪの／　Ｌ８Ｂに対応した線形性
が保たれるレベルが存在することになり、ディジタル入
力を線形性が得られるような元ＤＡＯ３０のディジタル
入力に変換するととｋより、ｉＩ形性が満足されるＤＡ
０が得られる。

第７０図は、第２図示のように上位と下位とに分かれた
形態でＤ＾変換器を構成せずに、一連の容量列によりＤ
＾変換器を構成する例を示す。ここで、アナ党グスイッ
チ８ＬＯｅ　８Ｌ１ｙ　”−ｅ　５Ｌｊ−１；８ＭＯ＋
　８Ｍ１　ｅ　”’　＊　５Ｍｍ−１は第９図の場合ト
［ｌｌＫ１１制御されて逐次比較を行う、容量Ｏ＠ｏａ
　ＣＬＯｅ　ＣＬｌ　ｒ”’　ｅ　０ＬＪ−１：　ＯＭ
Ｉ　ｅ　ＯＭＩ　＊　”’　ｓ　０Ｍｍ−１は図示のよ
うニ、ツレぞし／、ｔＯ，１，ｔｏ、ｘ２０．−・−、
（ｔｔｘａ　　）０；コ′０．コｊ＋１．　＋＊・・・
・、Ｉ　　Ｏと足める。容量０００〜０Ｌｊ−１の下位
桁部分が下位ＤΔ変換器に相当し、そのフルスケールは
１例えば！−３のときＫ　Ｃｔ、ｔＯ／／２ｔ１０）Ｖ
、。ｆ　であり、上位ＤＡ変換器に相当する上位桁部分
の容量ＣＭ０〜０Ｍｍ−１におけるｌステップ、例えば
ｍ　＝　４４のときの＜ｒｏ７／Ｊｆｆｒ）Ｖｒｅｆ　
　より大きく定めである。本例のＤＡ変換器をＩＲＰ図
示のｈＤＡＯｚｔとＬＤＡＯ！コとの代わりに用いるこ
とで、それにより同様のＤＡ変換器を構成することがで
きる。

以上から明らかなように１本発明によれば、入力コード
の一部分のディジタル信号に基づいて。

コードシフトの切り換え点を短時間に行うことができる
ので、Ｄ轟変換速度の一層の高速化を図り。

しかも高分解能かつ高精度のＤＡ変換器を１８Ｉの形態
で形成することができる。

【図面の簡単な説明】

第１図は本発明によるコード変換の原理の説明図、第２
図は本発明におけるコード変換回路の基本構成を示すプ
ｐククａ！図、第ＪｆＩＡは＃！Ｊ図示のディジタル比
較器の具体例を示すブロックａＳ。 ＷＩ４＃図、第１図および第４図はコードシフト量発生
回路の具体的３例を示すそれぞれブロック線図。 第７図は１１Ｉ４図示のコードシフト量発生回路の動作
原理説明図、＃Ｉｔ図は本発明ディジタル・アナログ変
換器の具体例を示すブロック線図、第２図および第７０
図はその元ＤΔ０の１例を示すそれぞれ回路図である。 ｌ・・・ディジタル入力信号端子。 λ・・・コード変換出力信号端子。 ３・・・ディジタル比較器、　　参−切り換え点発生回
路。 ５・・・コードシフト量発生回路。 ６・・・ディジタル加算器、　　　Ｕ−：桁上り加算器
。 ２／、　Ｊ／、　ｕ、ξ−・記憶回路、２２．ＪＪ、ヂ
Ｓ−・加算器。 ＪＪ、〃・−パス竜しクタ、　　　＊−＠他的論理和ゲ
ート。 ｊＯ・・・元ＤＡＯ、！／−助轟Ｃ１ ｊ２−ＬＤム０．　　　　　　！！・−基準電圧源。 Ｚａ・・・結合用容量、ｊｊ・・・演算増幅器。 ｊｊ・・・アナレグ変換出力端子。 ６／・・・ディジタル入力信号端子、 ６コ・・・アナログ出力信号端子。 ６３・・・基準電圧端子、 ＳＬＯ＋　’ＩＬＩ　ｅ　”’　＋　８ＬＪ−１＋　８
ＭｏＩ’Ｍｌ　＋　”’　＃　’Ｍｍ−１申アナログス
イッチ。 ０００　＋　０Ｌ（１＊　Ｏ，，１＃…＋　０Ｌｊ−１
；　ＯＭＯ＊　ＣＭｌ　ｗ　”’　ｗ　ＣＭｍ−１・・
・容量。 Ｃｃ・・・結合用容量。 特許出願人　　日本電信電話公社 １１２図

Claims (1)

1. 【特許請求の範囲】 １）上位桁の出力を発生する第１のディジタル・アナロ
   グ変換器と、下位桁の出力として前記第１のディジタル
   ・アナログ変換器の最下位桁のディジタル入力のｌピッ
   １分の出力値（／　Ｌ８Ｂの値）より常に大きいフルス
   ケール出力を発生する第２のディジタル・アナログ変換
   器と、前記第１のディジタル・アナログ変換器の出力と
   前記第２のディジタル・アナログ変換器の出力とを加算
   してアナログ出力信号を得る加算手段とを有する元ディ
   ジタル・アナログ変換器、および前記第１および第１の
   ディジタル・デ’）ａグ変換器に対するディジタル入力
   信号と前記アナレグ出力信号との関係かはば直線的とな
   るように、前記ディジタル入力信号を所定値だけシフト
   して得た入力コードを前記第１およびＩ！コのディジタ
   ル・アナログ変換器へ入力するコード変換器を有するデ
   ィジタル・アナログ変換器において。 前記；−ド変換器は。 前記元ディジタル・アナログ変換器のディジタル・アナ
   ログ変換特性を前記第１のディジタル・アナログ変換器
   の２倍の分解能で等分した各ディジタル量の各領域に対
   応して。 前記コード変換器におけるコードシフトにより補正され
   た特性におけるその領域内のシフト量が切り換わる点を
   予め記憶し、前記ディジタル入力信号の一部に応動して
   切り換え点のデータを取出す切り換え点発生回路と。 前記ディジタル入力信号の一部と、＃Ｉ記切り換え点発
   生回路からの前記切り換え点のデータとをディジタル比
   較し、前記領域内でのシフト量が２種類あるときに、そ
   のいずれを選択するかを指定する比較回路と。 前記領域に対応して、その領域内でシフト量が、１種類
   であればそのシフト量を記憶し、２種類であれば前記比
   較回路により指定された方のシフト量を予め記憶し、前
   記ディジタル入力信号に応動して所定のコードシフト量
   を取出すコードシフト量発生回路と。 該コードシフト量発生回路と前記ディジタル入力信号と
   のディジタル加算を行い、その加算結果を前記第／およ
   び第２のディジタル・アナログ変換器に供給する加算器
   とを具備したことを特徴とするディジタル・アナログ変
   換器。 ２）上位桁部分における最下位桁のディジタル入力のｌ
   ビット分の出力値（／　Ｌ８Ｂの値）より常に大きい下
   位桁部分のフルスケール出力を発生する元ディジタル・
   アナレグ変換器と。 該元ディジタル・アナレグ変換器に対するディジタル入
   力信号とアナログ出力信号との関係かはぼ直線的となる
   ように、前記ディジタ）　　　　ル入力信号を所定値だ
   けシフトして得た入力コードを前記元ディジタル・アナ
   ログ変換器へ入力するコード変換器とを有するディジタ
   ル・アナログ変換器において。 前記コード変換器は。 前記元ディジタル・アナレグ変換器のディジタル・アナ
   レグ変換器性を当該元ディジタル・アナログ変換器の２
   倍の分解能で等分した各ディジタル量の各領域に対応し
   て、前記コード変換器におけるコードシフトにより補正
   された特性におけるその領域内のシフト量が切り換わる
   点を予め記憶し、前記ディジタル入力信号の一部に応動
   して切り換え点のデータを取出す切り換え点発生回路と
   。 前記ディジタル入力信号の一部と、前記切り換え点発生
   回路からの前記切り換え点のデータとをディジタル比較
   し、前記領域内でのシフト量が２種類あるとき罠、その
   いずれを選択するかを指定する比較回路と。 前記領域に対応して、その領域内でシフト量が、７１ｍ
   類であればそのシフト量を記憶し。 ２種類であれば前記比較回路により指定された方のシフ
   ト量を予め紀憶し、前記ディジタル入力信号に応動して
   所定のコードシフト量を取出すコードシフト量発生回路
   と。 該コードシフト量発生回路と前記ディジタル入力信号と
   のディジタル加算を行い１．その加算結果を前記元ディ
   ジタル・アナレグ変換器に供給する加算器とを具備した
   こと？特徴とするディジタル・アナログ変換器。