JPS5810927A - 論理ゲ−ト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、バイポーラ・トランジスタの論理回路に関す
・るものであり、特に、電源電圧が１ペース・エミッタ
電圧降下分だけ下げられたトランジスタ・トランジスタ
・ロジック（ＴＴＬ）の論理回路に関する。さらに本発
明は、異なる量のペース電流が、出力トランジスタのペ
ースに印加されるよりもむしろ回路の位相トランジスタ
に印加されるＴＴＬ論理ゲートに関する。また本発明で
は入力トランジスタのコレクタ端子と出力トランジスタ
のペース端子との間を流れる電流よりも少ない量まで、
入力トランジスタのコレクタ端子とインバータ・トラン
ジスタのペース端子との間を流れるペース電流の量を制
御する手段が、インバータ・トランジスタに接続されて
いる。

〔先行技術〕

集積回路の分野では、より大きな電力消費を犠牲にして
しばしばスイッチング速度が達成されるし、又はより速
いスイッチング速度を犠牲にしてより小さな電力消費が
達成される。言い換えるとそれは、一方の領域の利点は
、他方の領域の何を放棄することにより達成されるよう
な相殺と言える。最も可能な方法を得るために含まれる
全てのパラメータにねらいを定めることは非常に困難で
あるが、他のトランジスタ回路のものと同様に、ＴＴＬ
回路は、機能に関して次第に発達してきたし、そしてこ
れらの回路の詳細もより良く理解されるようになってき
た。

最終段階が達成されたと信じられているとは言え、この
ような回路の動作に対する新しい考察は動作速度、電力
消費又は回路密度のようなある要因の向上を結果として
生じる新しい進歩を提供する。

ＴＴＬ形式の典型的な回路は、米国特許第６６２９６０
９号及び第３５７１６１６号のような先行技術に見出さ
れ得る。後者の米国特許は、出力キャパシタンスの充電
するパスの抵抗を下げるために、プル・アップ（、ｐｕ
ｌｌ−ｕｐ）・トランジスタが用いられる回路を開示し
ている。しかしながら抵抗のこの減少は、ある程度の増
加される電圧レベルを犠牲にして達成されている。

米国特許第３９３４１５７号は、出力トランジスタ及び
インバータ・トランジスタの並列１駆動に対して入力ト
ランジスタでまかなうことにより、上記の増加される電
圧レベルの問題を克１服している。インバータ・トラン
ジスタは、結果としてスイッチング速度の向上を生じる
能動プル・アップトランジスタを駆動する。出力及びイ
ンバータのトランジスタのペースの接続は、より高い入
力信号及びより高い電力電圧レベルの必要を除去した。

以上述べたととより、ｄＣ電力の消費を下げるのに寄与
し、且つ電力・遅延の測量を向上させるような進歩が非
常に望ましいことは、特に集積回路の分野では明らかで
ある。たとえチップ当りの回路数を増加させることが現
在の傾向であり、それで装置の大きさ及び容量がひき！
ｌテいて減少されていても、同じ割合で配線負荷を減少
させることはほとんど行なわれなかった。従って、同時
にｄＣ電力消失を最小にしながら、大きな過渡電離な供
給することができるような、ここで述べられる型の論理
ゲートを有することが徐々に望ましくなってきている。

しかるに、先行技術では、電力消失の減少及び高速度の
スイッチングのこのような向−Ｆの必要性は、制限され
た程度においてのみ達成されるものと認識されてきた。

〔本発明の目的及び要旨〕

それ故に、本発明の主目的は、非常に低いｄｃ電力消失
を有する論理ゲート及び向−卜された電力・遅延製品を
提供することである。

本発明の他の目的は、ダイナミック・モードでインバー
タ・トランジスタに接続された電流ミラー回路を動作さ
せることにより、インバータ・トランジスタの飽和状態
が避けられる様な論理ゲートを提供することである。

さらに本発明のＩ’ｌ１２の目的は、出力トランジスタ
の電流引き込み能力を制限することなく、インバータ・
トランジスタ中の電流の流れを制限することである。

また本発明の他の目的は、インバータ・トランジスタの
ベースへよりもより大きなベース電流を出力トランジス
タへ印加することにより出力トランジスタの電流引き込
み能力が向上された論理ゲートを提供することである。

本発明は、準コンプリメンタリ−（ｑｕａｓｔ−ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ）の特性を有し、しかも最小のｄ
Ｃ電力消失及び高速度で大きな容量性負荷を駆動するよ
うに適用されたトランジスタ・トランジスタ・ロジック
（ＴＴＬ）論理ゲートに関する。

通常のＴＴＬ論理ゲートと同様に、本発明の論理ゲート
は、多数エミッタの入力トランジスタを有する。このト
ランジスタは、エミッタ入力のうち０１つを入力トラン
ジスタのベースに短絡するような制御された飽和状態の
下で動作される。入力トランジスタの出力は、その反転
された出力がプル・アップ・トランジスタに接続されて
いるインバータ・トランジスタのベースに接続される。

−方、同相即ち非反転出力は、出力トランジスタのベー
スに直接接続される。

インバータ・トランジスタの飽和を防ぐために電流ミラ
ー回路形式の電流引き込み回路は、インバータ・トラン
ジスタのエミッタに接続される。

電流ミラー回路の部分を形成する電流引き込みトランジ
スタのコレクタ・エミッタ電圧は、２つの値を有する。

即ち、一方はインバータ・トランジスタ中を流れる電流
の量を制御するものであり、他方はほとんどゼロである
。出力トランジスタは好ましくは電荷の蓄積を減少する
ために反飽和状態（ａｎｔｉ−ｓａｔｕｒａｔｉｏｎ　
）クランプを有すると良い。

入力トランジスタが付勢されるときに、インバータ及び
出力のトランジスタは、導電状態にされ、そして出力ト
ランジスタのベースへの電流は、入力トランジスタのベ
ースに直列な抵抗体の値により決められる。出力トラン
ジスタが引き込み得る最大電流は、出力トランジスタの
電流利得が掛けられたｄａベース電流である。プル、ア
ップ、トランジスタは、インバータ・トランジスタのス
イッチ動作により、同時に非導電にされる。

入力の１つが除去されるときは、低インピーダンス入力
がインバータ及び出力のトランジスタのベースに直接結
合されるので、これら両トランジスタは非常に早くター
ン・オフされる。プル・アップ・トランジスタは、イン
バータ・トランジスタがターン・オフされるやいなや、
ターン、オンされる。もはや導電しているプル・アップ
・トランジスタにより供給され得る出力電流は、抵抗体
を通して回路の電流から供給されるそのｄｃペース電流
に電流利得を掛けたものである。

代わりの構成として、ショットキ・クランプがインバー
タ及び出力のトランジスタのベース及びコレクタの間に
接続される。インバータ及び出力のトランジスタのベー
ス間にさらに接続された抵抗体は、後者を前者よりもよ
り大きな電流の引き込みをさせる。スピード・アップ・
キャパシタが抵抗体に並列に加えられ得る。

〔本発明の実施例〕

本発明の目的、特＃及び利点は、以下のより特定した好
実施例の記述から、より明らかになるであろう。

第１図を参照するに、大軍ｉを引き込む出力トランジス
タの能力を同時に制限することなく、インバータ・トラ
ンジスタの飽和を防ぐために電流ミラー回路を使用した
ＴＴＬゲート１の概略的なダイヤグラムが示されている
。第１図では、論理ゲート１は、ＮＰＮバイポーラ・ト
ランジスタである複数のトランジスタＴ１乃至Ｔ６を含
む。これらのトランジスタは全て、半導体製造分野の当
・１者にとっては周知の技術を用いて製造される。

集積回路では、周知の方法で所与の論理機能を提供する
ために、このような装置の多くが所望の方法で相互接続
される。製造プロセスは本発明の部分を成すものではな
（、製造技術は半導体集積回路の分野の当業者の認識す
るところである。

第１図では、論理ゲート１は、そのコレクタ４が出力ト
ランジスタＴ３のベース６及びインバータ・トランジス
タＴ２のベース５と並列に接続されたトランジスタＴ１
のベース６ヘエミツタ人力２のうちの１つを短絡するこ
とにより、制御された飽和状態の下で動作される多数エ
ミッタ入力トランジスタＴ１を含む。トランジスタＴ２
のコレクタ７は、プル・アップ・トランジスタＴ４のベ
ース８に接続される。電源ＶＢは、トランジスタＴ４の
コレクタ９に直接接続され、また抵抗体Ｒ６を通してト
ランジスタＴ４のベース８及びトランジスタＴ２のコレ
クタ７、並びに抵抗体ＲＩＹ通してトランジスタＴ１の
ベース乙に各々接続される。トランジスタＴ４のエミッ
タ１ｏは、トランジスタＴ３のベース１１に接続され、
両方とも出力端子１２に接続されている。トランジスタ
Ｔ３のエミッタ１３は接地されている。接地することが
通常先行技術では行なわれてきたのであるが、インバー
タ・トランジスタＴ２のエミッタ１４はＮＰＮ）ランジ
スタＴ５、Ｔ６かも成る電流ミラー回路１５に接続され
る。従って、トランジスタＴ２のエミッタ１４は、トラ
ンジスタＴ５のコレクタ１６に接続される。多分トラン
ジスタＴ５と同じ構成であるトランジスタＴ６は、抵抗
体Ｒ４を通して電源ＶＢに接続されたコレクタ１７を有
している。トランジスタＴ５、Ｔ６の各々のベース１８
，１９は、−緒に接続され、そしてトランジスタＴ５、
Ｔ６の各々のエミッタ２０．２１はともに接地されてい
る。第１図では、トランジスタＴ６のコレクタ１７は、
相互接続線２２によりそのベース１９に短絡されている
。

第１図では、出力端子１２と大地との間に接続された出
力キャパシタＣが示されている。−出力トランジスタＴ
３は、そのベース６及びコレクタ１１の間に接続された
反飽和クランピング・ダイオード２３を有している。最
後に、抵抗体Ｒ１と並列に接続されて示されている任意
の抵抗体Ｒ２は多分、出力トランジスタＴ３のベースに
印加される電流量を増加するために使用される。

以上述べた回路は、トランジスタＴ２が飽和から外れた
ままであるようにインバータ・トランジスタテ２中の電
流を同時に制御することにより、またそれを高速度でス
イッチすることになる出力トランジスタのベース６に非
常に多（の電流を提供することにより、電力消費の減少
並びに出力トランジスタＴ３の高゛速度スｒイ゛クチ動
作？：達成する。

通常、はぼ同一のトランジスタ特性を有することが望ま
しい。これは先行技術でも達成されていたが、インバー
タ及び出力のトランジスタへのベース電流が同じで、そ
の結果、出力トランジスタの比較的遅いスイッチング速
度を生じていた。

第１図の出力トランジスタＴ６へのより大きなベース電
流がその装置での非常に大きな電流を可能にすることを
認識することにより、出力トランジスタＴ３がスイッチ
するときに、トランジスタＴ３を通しての出力キャパシ
タＣの非常に速い放電が達成される。倫理ゲート１の動
作の以下に述べる説明から、このように大きなベース電
流がどのように出力トランジスタＴ６に印加されるかが
明らかになるであろう。

入力トランジスタＴ１への入力の各々が付勢されるとき
は、トランジスタＴ２、Ｔ３のベースへ電流が流れる。

出力トランジスタのベース６への！、流は、入力トラン
ジスタＴ１のベース６に直列な抵抗体Ｒ１の値によって
決定される。より太きなベース電流が必要とされるなら
、抵抗体Ｒ１に並列な抵抗体Ｒ２が、出力トランジスタ
Ｔ３のベース６へさらに電流を提供し得る。インバータ
・トランジスタＴ２のベース５は出力トランジスタＴ３
のベース乙に並列に接続されているので、利用できるベ
ース電流は通常トランジスタＴ２、Ｔ６に分配される。

インバータ・トランジスタＴ２のベース５及び出力トラ
ンジスタＴ３のベース６におけるベース電流の存在は、
これら装置の両方をスイッチさせることになる。トラン
ジスタＴ２、Ｔ３のスイッチ動作の前に、プル・アップ
・トランジスタＴ４は、導電状態にあり、そして出力キ
ャパシタＣは、導電しているトランジスタＴ４を通して
電源ＶＢまで充電される。装置Ｔ２、Ｔ３が、それらの
ベースに電流が現われることにより導電状態にされると
きには、トランジスタＴ４は非導電状態にされ、そして
出力キャパシタンスＣはもはや導電している出力トラン
ジスタＴ３を通って放電する。出力トランジスタＴ３が
引き込むことができる最大電流は、そのＤＣベース電流
に出力トランジスタＴ３の電流利得を掛けたものである
。しかしながら、トランジスタＴ２、Ｔ３の特性が実質
的に同一である限り、それらは利用できるベース電流を
共有することになり、そしてもしより大きなベース電流
がそれに利用できないなら、トランジスタＴ３のスイッ
チ動作は、それが可能なものに比べて比較的遅（なる。

第１図では大きな飽和状態からインバータ・トランジス
タＴ２を外したままにすることによって、出力トランジ
スタＴ３のベース６では、インバータ・トランジスタＴ
２のベース５におけるよりもより大きな電流が利用でき
るようにされる。トランジスタＴ２が大きな飽和状態か
ら外れたときには、それをスイッチするのには利用でき
るベース電流のうちほんの少量が必要とされるだけで、
残りは出力トランジスタＴ３をスイッチするのに利用で
きるようにされている。後者は、もはや、ベース電流を
駆動するようなより大きな値の結果としてより大きな電
流を運ぶ能力を有する。トランジスタＴ２は、抵抗体Ｒ
３の値を調整することにより大きな飽和状態から外され
たままにされるので、それでトランジスタＴ２は、大き
な協和状態に入り込むことな（できる限り飽和状態に近
づくようにされる。トランジスタＴ２の大きな飽和状態
が防がれるように許される限り大きな値に抵抗体Ｒろを
することにより、抵抗体Ｒ６中の電流の流れは実質的に
減少され、そしてまた回路の全電力消費も減少される。

トランジスタＴ２が、出力トランジスタＴ３に対してよ
り多くのベース電流を利用可能とする協和状態から外れ
たままである限り、トランジスタＴ２はある電’Ｉｆｔ
を運ぶことができ、そしてトランジスタＴ２のベース・
エミッタ電圧降下の関数であるあるベース電流を必要と
する。外部のいかなる制限もなしに、出力トランジスタ
Ｔ３に対するベース電流を’１ｊｌｌｌするときには利
用されないような、かなり大きなベース電流を必要とす
るトランジスタＴ２を通して、かなり大きな電流が流れ
得る。トランジスタＴ２を通る電流の流れは、公知のよ
うに動作する電流ミラー回路の使用により制御される。

従って、トランジスタＴ２が導電しているとき、トラン
ジスタＴ５中を流れる電流を制御する抵抗体Ｒ４中を流
れる電流の量により、トランジスタＴ２中を流れる電流
の量は制御される。

トランジスタＴ２が非導電状態のときは、電流ミラー回
路の特性は、トランジスタＴ５中の電流がそのベース・
コレクタ電圧のわずかな変化でほとんどゼロまで降下す
るようなものである。トランジスタＴ５が非導電状態に
なったときには、抵抗体Ｒ４中を流れる電流は、トラン
ジスタＴ５、Ｔ６のベース・エミッタ・ダイオードを通
って大地まで通過する。

ちょうど述べたような条件の下では、トランジスタＴ２
のベース電流の必要条件はきびしく制限され、そして同
時に、大きな飽和状態からその装置を外したままにして
いる間に、トランジスタＴ２中を流れる電流を制限しな
いような先行技術の回路の場合よりも、より大きな量の
利用可能なベース電流が出力トランジスタＴ３のベース
乙に印加される。トランジスタＴ２のベース５及びコレ
クタ７の間に簡単なショットキ・クランプが用いられる
ときには、必ず出力トランジスタＴろの電流引き込み能
力をきびしく制限することになる。

この点、反飽和状態クランプ動作のダイオード２６は、
実際にその装置のベース電流を減少させることになる状
態、即ち飽和状態にトランジスタＴ６が至るのを防ぐ。

さて第２図を参照するに、トランジスタＴ２、Ｔ３及び
Ｔ４を含む第１図のその部分の概略的なダイヤグラムが
示されている。もし第２図に示されているとするなら入
力トランジスタＴ１は、第１図に示されたのと同様に、
トランジスタＴ２のベース５に接続されることになる。

さらに、もし示されているとするなら、抵抗体Ｒ１は、
第１図に示されたのと同様に、トランジスタＴ１のベー
ス６及び電源ＶＢに接続されることになる。抵抗体Ｒ２
も同様に、第１図に示されているように第２図では接続
されることになる。第２図では、電流ミラー回路は省略
され、そしてトランジスタＴ２のエミッタ１４は直接大
地に接続されている。

第２図では、反砲和状態クランプ動作ダイオード２４が
、）ランジスタＴ２のベース５及びコレクタ７の間に接
続されて示されている。さらに抵抗体Ｒｈが、トランジ
スタＴ２のベース５．に直列に接続されて示されている
。また、入力トランジスタＴ１のコレクタ４及び出力ト
ランジスタＴ３のベース６へ接続された直接接続２５が
示されている。最後に、スピード・アップ・キャパシタ
ｃｂが・抵抗体Ｒｂに並列に接続されて示されている。

上記した変更を除けば、第２図の回路は第１図の回路と
同一である。

第２図の回路動作は、第１図に関して先に述べたのに類
似する。第２図の回路では、反姻和状態クラン／動作ダ
イオード２４は、トランジスタＴ２が通常のように大き
な飽和状態に至るのを防ぐ。

これ以外は、トランジスタＴ２へのペース電流が１　　
　　　　　人力トランジスタＴ１から供給されるときに
は、トランジスタＴ２のベース５に印加されるベース電
流の量は、出力トランジスタＴ３のベースに対して利用
できるペース電流のより大きな比例した割り当てを提供
する抵抗体Ｒｈにより、有接制限される。出力トランジ
スタＴ３のベース６における駆動ベース電流は、抵抗体
Ｒｈが存在しない場合に予期されるよりもより大きい限
り、出力トランジスタＴ３はより大きな電流を引き込む
ことができ、そして出力キャパシタンスＣは、高速度で
それを通して放電する。トランジスタＴ２中の電流の鷹
れがそのペース電流の関数である限り・　トラン砂スタ
Ｔ２中の電流は制限される。また、トランジスタＴ２は
飽和状態から外れたままにされているので、第１図の回
路により達成されたのと同様の結果が、第２図の回路に
より達成される。

以下の表工は、第１図及び第２図で示された仲種の回路
成分に対する典型的な値を示す。

表工 ＶＢ＝２Ｖ 、　Ｒ１＝８ＫＯｈｍ Ｒ２＝　４　Ｋ　Ｏｈｍ Ｒ５−４Ｋ　Ｏｈｍ、 Ｒ４−３，３Ｋ　Ｏｈｍ ＲＢ　＝　０．５Ｋ　Ｏｈｍ Ｃ＝１０９Ｆ ＮＰＮ−）表タスタ　共通エミッタ電流利得：βＮ−５
０（正常）β■＝６（反転） ガツト叡周波数：　ｆＴ＝１　（３Ｈｚダイオード２３
　１００μＡにおける 順方向電圧：　６００ｍＶ

【図面の簡単な説明】

第１図は、大電流を引き込む出力トランジスタの能力を
同時に制限することなく、インバータ６トランジスタの
飽和状態を防ぐために、電流ミラー回路を使用したＴＴ
Ｌ・ゲートの概略的なダイヤグラムである。第２図は、
多数エミッタ入力トランジスタのコレクタ電流出力がイ
ンバータ及び出力のトランジスタのベースに並列に印加
され、インバータ・トランジスタのベースに度列に接続
された抵抗体が出方トランジスタのベースに印加される
ペース電流とは反対に、インバータ・トランジスタに印
加されるペース電流の値を減少させる、ＴＴＬ論理ゲー
トの概略的なダイヤグラムである。 Ｔ１・・・・入力トランジスタ、Ｔ２・・１．インバー
タ・トランジスタ、Ｔ３・・・・出力トランジスタ、Ｔ
４・・・・プル・アップ・、トランジスタ。 出願人　　インタサ乃カル・４凋ス・マシーンズ・コー
ポレーション代理人　弁理士　　岡　　　１）　　次　
　　生（外１名）

Claims (1)

1. 【特許請求の範囲】 ｒｌ）　　入力トランジスタ回路と、 接地されたエミッタ端子と出力ノードに接続されたコレ
   クタ端子と上記入力トランジスタ回路の出力に接続され
   たベース端子とを有する出力トランジスタと、 エミッタ端子と−り記入カトランジスタ回路の上記出力
   に接続されたベース端子とコレクタ端子とを有するイン
   バータ・トランジスタと、上記出力ノードに接続された
   エミッタ端子と上記インバータ・トランジスタの上記コ
   レクタ端子に接続されたベース端子とコレクタ端子とを
   有するプル・アップ・トランジスタと、 上記入力トランジスタ回路の上記出力と上記インバータ
   ・トランジスタの上記ベース端子との間を流れるペース
   電？Ｎ、量を、上記入力トランジスタの上記出力と上記
   出力トランジスタの上記ベース端子との間を流れる電流
   量よりも少ない量に制御するために上記インバータ・ト
   ランジスタに接続された制御手段と、 を含む論理ゲート回路。 （２）上記制御手段が、上記インバータ・トランジスタ
   の上記エミッタ端子に接続された電流ミラー回路である
   特許請求の範囲第（１）項記載の論理ゲート回路。 （３）上記制御手０段が、上記入力トランジスタ回路の
   上記出力と上記インバータ・トランジスタの−Ｆ記ベー
   ス端子との間に１寡列に設けられた抵抗手段である特許
   請求の範囲第（１）項記載のＭ　：１４ｉ！ゲ一ト回路
   。 （４）上記入力トランジスタ回路が、入力ノードに接続
   された少なくとも１つのエミッタ端子とベース端子と出
   力をなすコレクタ端子とを有するトランジスタである特
   許請求の範囲第（１）項又は第（２）項又は第（３）項
   記載の論理ゲート回路。