JPS5810929A - カウンタ用ゲ−ト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、カウンタ、特にユニバーサル・カウンタ忙好
適なゲート回路に関する。

ユニバーサル・カウンタは、印加した未知の電気信号の
周波数、周期、パルス幅、パルス立上がり又は立下がり
時間、住起する電気現象間の時間及びパルス総数等の電
気的＠特性の決定に使用する汎用計測器である。基本的
忙は、これらＭ特性の大半は、先ず入力未知信号を最適
レベルに変換し、次にレベル変化点（ｔｒａｎｓｉｔｉ
ｏｎｓ　）の数又は隣り合ったレベル変化点間の時間を
測定することＫよって決定されるものである。この測定
には、カウンタ回路を予定の正確な時間ゲートし、信号
を所定回路に伝達し同期させることＫより所望の測定な
行なう必要がある。従来は、このために複雑なゲート及
び計数構成を必要とすると共和、複数信号路間の遅延時
間の整合を必要とした。

したがって、本発明の目的の１つは、新規なカウンタ用
ゲート回路を提供することである。

本発明の他の目的は、数種の入力信号源からカウンタへ
デジタル信号の分配及び同期を行なうための簡単なゲー
ト構成及び制御回路を提供することである。

本発明の更に他の目的は、最少ゲート数で′高速信号路
を形成することＫより高周波動作が可能なカウンタ用ゲ
ート回路を提供することである。

本発明の別の目的は、多数の信号路間の遅延整合を不要
とするカウンタ用ゲート回路な提供することである。

本発明のその他の目的は、２個のフリップフロッグ（Ｆ
Ｆ）と２個のゲート・パンケージで構成でき、部品点数
が少なく１価格、占有面積及び消費電力の低減ないし節
約が可能な簡単なゲート制御回路を提供することである
。

本発明のその他の目的、特長、作用効果は、添付図面を
参照して以下の説明Ｖ＊めげ当業者には容易ＫＭｉ解で
きるであろう。

本発明のカラ／り用ゲート回路は、内ｍｅ号源を含む数
種の人力信号源からのデジタル信号を１対の計数回路の
一方又は両方へ加えると共に同期させ、複数の計数又は
計時測定を可能和する。第１の同期ＦＦは、第１又は第
２人力値号及びアーミング（動作準備）信号に応じて第
１ゲートを開き、第１人力値号を１対のカウンタ回路の
一方へ通過させる。第２同期ＦＦは、第１同期ＦＦの出
力と＄２人力力値に応じて第２ゲートを開き、第２人力
値号を１対のカウンタ回路の他方へ通過させる。この回
路構成により、信号路間の遅延整合な不要にする。カウ
ンタ回路内ＶＣ１ｇ積した計数値は例えばプロセッサに
より演算して、各種測定結果を得る。

以下、添付図を参照して本発明によるカウンタ用ゲート
回路な具体的Ｋａ明する。

第１図は本発明による２チヤンネル（ＣＨ）！エバーサ
ル・カウンタ用ゲート制御回路を示し、この回路は、第
１ｐｋ’囮、第１ゲートＨ１第２ＦＦα４及び第２ゲー
トαｅを含み、デジタル信号を同期してゲートし、計数
及び計時測定を行な−う。本実施例では、ＢＣＬ（エミ
ッタ結合ロジック）及び市販の最新の部品を使用する０
図では一端が電圧Ｖｙ　Ｋ接続された多数のプルダウン
抵抗Ｐを使用しているが、これらは周知であるので詳述
することは避ける。試作し試験した本実施例においては
。

抵抗Ｐは７ｓΩであり、ＶＴは＋２．７ボルトである。

ＣＨＡの信号路は、入力端■、相補出力大、ムを発生す
る＊＊増幅器として動作するＯＲゲートの、オン時にベ
ース接地増幅器として動作するトランジスタースイッチ
３４、前述した第１ゲートα２及びカウンタの初段ＦＦ
（ホ）を含む。このカウンタは、リップル・カウンタで
あるのが好ましい。

同様ｃ、ｃＨＢの信号路は、入力端（至）、相補出力Ｂ
、Ｂを発生するＯＲゲート０２１、トランジスタ・スイ
ッチ（財）、前述した第２ゲート（１６１及び他のカウ
ンタ段の初段ＦＦ（至）より成る。

この好適実Ｊ１１例ノｃＨＡ及ヒＣＨ１３ノＦ’ＦＱＩ
。

α尋、（２）、（至）は、すべて正方向（下から上へ向
かう）エツジ（レベル変化）トリガ型のＤ型ＦＦである
。

後述の説明から明らかとなるように、同期ＦＦＱＩ。

Ｉのトリガに使用するエツジ極性（方向）は、カウンタ
段のＦＦ（イ）、（３Ｉのトリガに使用するエツジと逆
極性であることが必要である。このｌ性反転は、ゲー）
　Ｑ３　、α８により信号を反転することにより行なう
。勿論、ＦＦ（ハ）、（至）を負方向（上から下へ向か
う）エツジ・トリガとし、ゲー）　０３　、　Ｑ６’を
非反転としても同一結果が得られる。

制御ロジック・ユニット（ＣＬＵ）（４（Ｉは、複数の
劃−論理信号を発生してゲート制御回路の動作モードを
決める。このＣＬ　Ｕ　（４（１１は、ハードウェア結
線のロジック＠ゲートであるのが好ましく、そのロジッ
ク状態は制御パネルのスイッチで制御してもよい。或い
は、ＣＬＵ（４（Ｎを更に高級なマイクロプロセッサ等
にしてもよい。ＣＬＵ（４Ｇで発生した各種論理状態及
び論理信号並びＫそれらのゲート制御回路への作用は、
次のとおりである。

８１１ｍ１信号■を抵抗Ｃを介してトランジスタ（４２
１のベースに印加し、そのオン−オフ状態を制御する。

トランジスタ（４ａは、図の例ではＰＮＰ型であるので
、論理低レベルでオンとなり高レベルでオフとなる。ト
ランジスタゆがオンとなると、これかに’　ｉ”　（１
１）のクロック入力端へ高速Ｂ信号を通過させる直列素
子となる。この信号路は、他に３個のＯＲゲート■、ｍ
、（４１Ｇと負入力ＡＮＤゲートωとｔ含む。

制御信号Ｗを他の抵抗Ｃを介してトランジスタａ′ＩＪ
ノペースに印加し、そのオン・オフ状態を制御する。制
御１ＩＩＩＩ信号線の抵抗Ｃは、実質的に等しく約１に
Ωであるのが好ましい。トランジスタ５）は、オン状態
において、グー）　（４４１、（４６１、（財）及び−
を介してＦＦＱ（ｌのクロック端子へ至る高速Ａ信号路
の直列素子となる。

制御信号Ｘを抵抗Ｃを介してＮＰＮ　）ランジスタ（ロ
）のベースに印加する。これは、論理高レベルでオンと
なり、負入力ＡＮＤゲート艶の一方の入力ヲ高レベルに
プルアップ（引き上げ）してディスエーブルＣ無出力と
）する。

アーミング信号である制御信号ＧＡＴＥｙＯＲケートω
を介してＦＦＱ（ｌの０人力に印加する。ＧＡＴ］１３
佑号が低レベルのとき、ＦＦＱ（ｌはアーミングされる
。Ｄ入力が低しペルモあればこれがＦＦ（ＩＱｆ）Ｑ出
力に現われ、グー）０３ｔ−エネーブル（有田力と）し
ＦＦＱ４）をアーミングする。この動作については、特
定例に基いて後述する。

次に、制御信号Ｙを抵抗Ｃを介してトランジスタ（財）
のベースに印加し、そのオン・オフ状態を制御する。更
Ｋまた、インバーター及び抵抗Ｃの直列回路を介してト
ランジスタＩ２のベースに印加し、そのオ／・オフ状態
を制御する。Ｙ信号が低レベルのとキ、トランジスタ（
２）はオン、トランジスタｆｉりはオフであり、Ｂ入力
信号が抵抗（ロ）及びワイヤードＯＲゲート−を介して
貴人力ＡＮＤゲー）（１６１とＦＦ（１４のクロック端
子とに印加される。Ｙ信号が高レベルのときは、トラン
ジスタ（２）はオフ、トランジスタ臼はオンとなり、ク
ロンク信号ＣＬＯＣＫがトランジスタＩ７Ｊ及びＯＲグ
ー）６４）ｖ介してＡＮＤゲートαｅとＦＦＱＪとに印
加される。クロンク信号は、所望の安定高周波基準で例
えば正確な時間測定を行うためＫ　３２０　ＭＨｚの高
周波である。

制御信号Ｂ、低抵抗を介してトランジスターのベースに
印加し、これをオン−オフ制御すると共Ｋ、インバータ
ー及び抵抗Ｃの直列回路を介してトランジスターのベー
スに印加し、そのオイ・オフ状態を制御する。トランジ
スターは、オン状態において、ＦＰＱｌｆ）Ｑ出力をＯ
Ｒゲート（ト）の一方の入力と負入力ＡＮＤゲートσα
の一方の入力とに印加する。勿論、オフ状態では、トラ
ンジスタ田のコレクタ及び前述したグー）鱒、翰の入力
はプルダウン抵抗ＰＫより低レベルとなり、両ゲートな
エネーブルとする。

最後に１　リセット信号ＲＥ８ＥＴｖＣＬＵ顛から同期
ＦＦＱ・、α（Ｋ印加し、高論理レベルを与えて両Ｑ出
力を高レベル、両Ｑｔ１５力を低レベルにセントシ、最
初の状態に戻す（リセットする）。同じ信号により、カ
ウンタ段ＦＦ（ハ）、（至）もリセットして両Ｑ出力を
低レベルとする。

ＣＬＵ−からの制御信号の説明を第２図を参照しながら
要約する。第２図は、ユニバーサル・カウンタの各機能
における各種制御信号の信号状態の論理表を示す、５！
Ｊ中、４点は制御信号が低レベルであり、無印は高レベ
ルであることを示す。

ＣＬ　Ｕ　（４Ｇは、ユニバーサル・カウンタの特定機
能毎に％定組合わせの制御信号を発生して高速信号路を
形〆させる。この回路動作を追跡するのは、デジタル技
術の知識を有する尚業者には比較的容易であろう、−例
としてＣＩ　Ａ入力に印加した入力パルスのパルス幅を
測定する場合につき説明する。この測定を行な５には、
一般に、希望するパルスの前縁でゲートを開きゲートが
開いている期間中既知パルス数を計数し、そのパルスの
後縁でゲートを閉じる。第２図中パルス幅測定を意味す
るＷＩＤＴＨムの項の論理状態を見ると、制御信号Ｖ及
びＹは高レベルで制御信号Ｗ、Ｘ、Ｚは低レベルである
。よって、トランジスタ（社）、（ロ）、（２４及び（
財）はいず紅もオフである。ゲートα２の一方の入力は
低レベルにプルダウンされており、他方の入力はＦＦＱ
ＱのＱ出力により高レベルに維持されている。トランジ
スタ碕はオンであり、入力信号Ａは負入力ＡＮＤグー）
６Ｇの一方の入力に印加される。このＡＮＤゲー）６ｔ
）は、（リセット信号Ｒｇｓｇ’ｒが高レベルであると
仮定して）ＦＦ（１（ＩのＱ出力から他方の入力に印加
された高レベルにより、しばらくディスエーブルされて
いる。トランジスターがオンになると、ＣＬＯＣＫ信号
カＦＦＱ４１のＱ出力の高レベルによりディスエーブル
している負入力ＡＮＤゲートＱＧを通過する。トランジ
スターがオンすると、ｒｐａｏｆ）Ｑ出力の低しベルヲ
１０Ｒゲート■及びムＮＤゲー）　９Ｇの入力に伝達さ
れる。ＧＡＴｉ！信号は最初高レベルであって、ＲＦｉ
　８　Ｅ　Ｔ信号が一レベルとなった後％ＦＦＱ１．Ｑ
４）のＱ出力はＦＦ（ＩＱのＤ入力に印加した高レベル
により高レベルに維持される。これらすべての状態カー
成立した後、パルス幅測定が可能となる。先ず、ＧＡＴ
Ｅ信号を低にし、ＦＦＱＩのＤ入力に低レベルを加えて
、それをアーミングする。）くルスＡの前縁力１高レベ
ルになったと仮定すると、Ａは低になる。

ＡＮＤゲート団はま“だテイスエーブル状態であるが、
ＡＮＤゲー）　ｆｆ（Ｉはエネーブルされ、′＜ｋｘＡ
の負方向エツジによりＡＮＤゲートσＱの出力を高レベ
ルとし、ｋ″ＦＱＯを反転させ、七のＤ入力ｖＱ出力更
ＫＦＦＱ４のＤ人カへ伝達する。よって、ＡＮＤゲート
ａ３及び輪な共にエネーブルとする。

ゲートαａの一出力が高レベルとなると、ＦＦ（１）が
反転する。ＰＦ’（ＩＩのＱ出力は高レベルとなりゲー
トσＧをディスエーブルし、ＯＲゲート■を介してＦＦ
αｇｒ）Ｉ）入力を高レベル和する。ＦＦ（１４）Ｋ印
加した次の正方向ＣＬＯＣＫ信号エツジがそのＤ入力Ｖ
Ｑ出力へ進め、ＣＬＯＣＫ信号が負方向に向かうとＡＮ
Ｄゲートαｅはエネーブルされ、その出力な高レベルと
し、ＣＨＢのカウンタ段のＦＦ＠を反転させる。

ＦＦＱ４）のＱ出力の低レベル忙よりＡＮＤゲートａｅ
がエネーブルされると、ＣＬＯＣＫ信号はそれを通過し
、その正方向エツジがＣＨＢのカウンタ段により計数さ
れる。Ａ入力の後縁（負方向工、ツジ）が到来すると、
ム信号の正方向エツジは、ＡＮＤゲートｆｆｅがディス
エーブルされている′ので何等の作用をも生じないが、
ムバルスの負方向エツジがトランジスタ（５）を介して
印加されると、！ｔＫエネーブルされているＡＮＤゲー
ト団の出力を高レベルとしてＦＦＱ（ｌを反転させ、そ
のＤ入力の高レベルなＱ出力へ進め、ゲー）Ｑ３をディ
スエーブルする。次の正方向ＣＬＯＣＫ信号エツジがＦ
ＦＱ４）のＱ出力を高レベルとしＡＮＤゲートａｅをデ
ィスエーブルし、ＣＨＢカクンタ段におけるＣＬＯＣＫ
パルスの計数動作を終了させる。　ＣＨムのカウンタ段
は、この動作中ただ１カウントを行なうのみである。よ
って、このサイクルの終わりｋおいて、Ａカウンタ段の
計数は１カウントで、Ｂカラ／り段の計数はＡパルスの
パルス幅に正比例する。この計数値をマイクロプロセッ
サで読み、Ａパルスの前縁から後縁までの経過時間を計
算してパルス幅欄定結果を得る。或いは、この計算を複
数回行ない、パルス輻ムの平均値掬定を行なってもよい
。

平均パルス幅を求めるには、マイクロプロセッサにおい
てＢ計数値をＡ計数値で割れば、１サイクル当たりの平
均クロックパルス数が求められる。

次に％第３図の波形ＷＡｖ用いて回路動作を説明する。

−例としてＣＨＡ入力端に印加した反復入力信号の周期
Ｖ橢定する場合について述べる。再び第２図のＰＥＲＩ
ＯＤ　Ａの項を見れば、制御信号ｖ、ｗ、ｘ、ｙ及び２
はすべて高レベルであることが判る。よってＡＮＤゲー
）Ｍはこの測定中ディスエーブルさ゛れ、ＣＬＯＣＫ信
号はトランシュターを介して能動状態にあり、トランジ
スタ（財）、Ｉｅはオフ、トランジスタｅ？４１はオン
であり入力信号人をＡＮＤゲー）ａ３へ通過させる。最
初［、ＲＥ８ＢＴ信号が高レベルですべてのＦＦのＱ出
力ラミ［レベルにしているとする。ＧＡＴＥ信号は高レ
ベルであり、ＲＥ８ＥＴ信号が低レベルとなった後も、
ＧＡＴＢ信号は同期ＦＦ（１０１，α滲のＱ出力を高レ
ベルとし、ＡＮＤゲートα３．Ｑ６１ｔ−ディスエーブ
ルする。

ＧＡＴＩＩｉ信号が低になると、測定サイクルが始まる
。

ＧＡＴＥ信号か低となると、ＦＦ（ＩＱのＤ入力が論理
低レベル°となる。Ａ信号の次の負方向エツジにより、
負入力ＡＮＤゲート翰の出力は高レベルとなり、ＦＦ（
１（１−反転させ、低レベルのＤ入力をそのＱ出力に進
め、ＡＮＤゲートα２をエネーブルとする。しかし、Ａ
信号はこのとき高レベルであるので、ＡＮＤグー）Ｑ２
１の出力は低のままであ１゜次の正方向ＣＬＯＣＫ信号
エツジがＦＰ０４１に印加されると、そのＤ入力ｖＱ出
力へ進め、ＡＮＤゲートａ６１をエネーブルとする。し
かし、このと書ＣＬＯＣＫ信号は高レベルであるので、
ＡＮＤグー）ａｅｆ）出力は低にとどまる。ＣＬＯＣＫ
信号が低レベルに移行すると、ＡＮＤゲート翰の出力は
高となり、それ虻よる正方向エツジでＣＨＢのカラ／り
段ＦＦ（至）を反転させ、クロックパルスの計数な開始
する。同様に、Ａ信号か低レベルになると、エネーブル
されているＡＮＤゲートαａの出力が高となり、それＫ
よる正方向エツ、ジがＣＨＡカラｙり段Ｐ？＠を反転さ
せ、Ａ信号サイクルリ計数を開始する。この状ｌＩＫな
ると、ＡＮＤゲートＱ３゜ａｅはＧＡＴＩが高に移行す
るまでエネーブルされたｉまであり、カウンタ段はそれ
ぞれ２反転したＡ入力すぎ号及びＣＬＯＣＫ信号を受は
続ける＠ＧＡＴ１３信号が高となり測定を終えると、Ａ
入力・１ｍ号の次の負方向エツジで正方向エツジがＡＮ
Ｄゲートσａの出力に生じ、ｋ″Ｆ（１（１を反転させ
、高レベルのＧＡＴＩ信号ｖＦＦＱ（１０Ｄ入力からそ
のＱ出力へ進め、ＡＮＤゲー）（１３をディスエーブル
し、ＣＨＡカウンタ段の計数動作を終了させる。次の正
方向ＣＬＯＣＫ＠号エツジで、ＦＦ（１４）ｆ）Ｄ人力
カら高レベルがそのＱ出力へ現われ、ＡＮＤゲートＱ６
１ｖディスエーブルし、ＣＭ　Ｂのカウンタ段の計数動
作を終わらせる。次に、ｆｆイクロプロセッサがこれら
カウンタ段の計数値を読取り信号Ａの１サイクル尚たり
のクロック・パルス数を計算し、更に前述したとおりサ
イクル数で割ることＫより信号人の１サイクル当たりの
平均周期を求めることもできる。ｔた、この値の逆数を
計算すると、信号ムの周波数が求まる。第２図から分か
るとおり、ＦルＩ（ＱＵＦｉＮＣＹ　Ａ及びＰＲＲＩＯ
Ｄ　Ａ両側定時は制御信号Ｖ〜２の輪環状態は同じであ
る。

上述の説明から明らかな如く、同期Ｆｋ’鵠＋’　（１
４１を駆動し、ゲートＱ３　、　ｕ６１ｔ−エネーブル
とする信号のエツジ極性はカウンタ段の初段ＦＦ（２１
９，ｏ１９ｖ駆動する信号エツジと逆極性である。この
菫要性は、同期Ｊ？Ｆ及び関遅ゲートを示す第４図をよ
く見れは分かるであろう。そのタイムチャート蓼菖５図
に示す、第４図では、簡単のため、ＦＦｆｉ（１，負入
力ＡＮＤゲー）ａ３．正方向エツジ・トリガのカウント
ダウン素子（ハ）の゛詳細は省略する。計数する入力信
号を信号！１ｒｌＪからＦＰ（ＩＱのクーツク人力に直
接印加し、ＧＡＴＥ信号は信号＋Ｉｌ鋤を介してＤ入力
へ直接印加する。ＦＦ（１（ｌのＱ出力は、計数入力信
号と共和それぞれ信号５ｉｅａ、−を介してＡＮＤゲー
）Ｑ３の両人カヘ印加する。ＡＮＤゲートａりの出力は
信号線−を介してカウントダウン素子（イ）へ印加する
。装置全体を初期値化（リセット）すると、信号！！！
−のＧＡＴＥ信号は高レベルであり、信号！Ｉ−のＱ出
力も同様である。ＡＮＤゲートα２はディスエーブルさ
れ、信号ｌｌ１ＩＩＩの出力は低レベルになる。第ｓｗ
Ｊ中、時点丁・で線翰のＧＡＴＩＣ制卿信号が低レベル
となると、１ｉｕｏの計数人力信号の次の正方向エツジ
−がＦＦ（１１を反転させる。僅かの遅延時間（１０り
の後ＦＦ（ＩＱのＤ入力における低レベルかＱ出力に到
来し、＠＠に負方向エツジ（ＩＱ４）を生じる。これＫ
よりゲートα２はアーンングされる。針数人力信号の次
の負方向エツジ（１Ｇ６）によりゲートａ３がエネーブ
ルされ、短かい伝搬遅延時間（１０８）の後クー）　（
１３の出力は高レベルとなり、正方向エツジ（１１０）
を生じる。ＧＡＴＥ＠号が低レベルにある間、Ｓ−の計
数入力信号の次の正方向エツジ（１１２）　Ｋよりゲー
トα２の出力に負方向エツジ（１１４）が生じる。次い
で、次の負方向エツジ（１１６）が生じると、ゲート（
１３の出力は正方向エツジ（１１８）　ｖ生じる。この
動作は繰返されるが、図面の都合上時点〒１で＃磐のＧ
ＡＴＥ信号が高レベル忙なったと仮定する。

時点！１後に計数入力信号の次の正方向エツジ（１２０
）　Ｋより！Ｉ（至）が高レベルへ移行すると、高いＧ
ＡＴＥ信号がＦＦ（ＩＱを動作させてＩ！−を高レベル
となし、ＡＮＤゲートａａｖ厘ちにディスエーブルし、
＋１ｉｉｆｓｖ低レベルへ移行させる。よって、時点７
ｏ〜〒１間では計数入力信号の２つの正方向エツジ噌、
　（１１２）が存するか、カウンタ段で計数される正方
向エツジ（１１０）　ｅ　（１１ｇ）を生じるのは、こ
れに続く２個の負方向エツジ（１０６）　、　（１１６
）である。

負方向エツジ（１ＯＳ）は正方向エツジ（２）、　（１
１り関のどこでも（エツジ（１０４）の前でも）生じる
可能性があるが、どんな場合でも計数信号すなわち正方
向エツジ（１１Ｇ）が発生される。他方、ａ（至）（は
グリッチ（不要な狭いパルス）は生じないので、計数誤
りを生じる虞れはない。更に、伝搬遅延（１０２）は計
数信号幅に比較して長くてもよい。事実、この遅延は、
計数信号周期からＦＦ（ハ）が安定して計数するために
ｍ（至）Ｋ現われなければならない最少幅Ｖ差引いた値
を限度とする任意の長さであってよい。それ故、付加ゲ
ートを複数個接続して信号路の遅延を整合する必要は全
くなくなる。

以上、本発明のカウンタ用ゲート回路を好適実施例に基
いて説明したが、本発明は何らこれら特定実施例ＫＩＩ
Ｉ！定されるべきでなく、本発明がそのｆｆｔ術思想な
逸脱することなく種々の変更、変形及び広範囲の応用が
可能であることは、いうまでもない。

【図面の簡単な説明】

第１図は本発明によるゲート回路を２チヤンネル・エニ
ーバーサル嗜カウンタに応用した好適実施例を示す簡略
回路図、第２図は第１図のユニバーサル・カウンタに各
種動作をさせるための制御信号の論理表、第３図は第１
図回路の動作説明用波形図、第４図は１個の同期フリツ
プフｉツブ及び関連ゲートの＠略図、＃！５図は第４図
回踏動作の説明用タイムチャートである。 ａａ　、　（１４＋・−・拳・制御１回路、α３．（１
Ｇ・−・・ゲート回路、（１）、ａａ・・・・・カウン
タ段、ＧＡＴＥ・・・・・−ｒ−ミング信号、ＣＨＡ（
又はＣＨＢ）、ＣＬＯＣＫ−・・・・入力信号、ＦＦ１
ｏＱ、ＦＦ１４Ｑ・・・・・エネーブル信号、ゲート１
２．ゲート１６・・・・・計数信号。

Claims (1)

1. 【特許請求の範囲】 １、７−ミンク信号及び入力信号の第１方向レベル変化
   に応答してエネーブル信号を発生する制御回路と、上記
   エネーブル信号及び上記入力信号の第２方向レベル変化
   に応答して上記入力信号の計数信号を発生するゲート回
   路とを具えるカウンタ用ゲート回路。 ２．７−ミンク信号及び無１入力信号に応答して第１ヱ
   ネーブル信号を発生する第１制御回路と、少なくとも上
   記第１エネーブル信号に応答して上記第１人力値号の第
   １計数信号な発虹る第１ゲート、回路と、上記第１エネ
   ーブル信号及び第２人力値号に応答して第２エネーブル
   信号を発生する第ＺＷａ回路と、上記＠２２エネーブル
   信及び上記第２人力値号に応答して上記に２人カ信号の
   第２計数信号を発生する第２ゲート回路とを具え、上記
   各制御１路及びゲート回路はそれぞれの入力信号の相互
   に異なる方向のレベル変化に応答することを特徴とする
   カウンタ用ゲート回路。