JPS5810942A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS5810942A JPS5810942A JP56109740A JP10974081A JPS5810942A JP S5810942 A JPS5810942 A JP S5810942A JP 56109740 A JP56109740 A JP 56109740A JP 10974081 A JP10974081 A JP 10974081A JP S5810942 A JPS5810942 A JP S5810942A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- circuit
- serial
- data transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送装置ＫＩＩＬ、Ｉｌ！ｉＫ一本の伝
送路上で、データがビット・シリアルに送られるシリア
ル・データ伝送装置１１ＣＷＩＪするものである。
送路上で、データがビット・シリアルに送られるシリア
ル・データ伝送装置１１ＣＷＩＪするものである。
データ伝送装置は、計算機関の情報伝送、制御装置間Ｏ
制＠信号などの種々の分野で使用されている。これらデ
ータ伝送装置には、データ伝送量の増大５とデータの高
速応答性が基本的に要求される。これらに応えるものと
して、光７アイパーケーブルが開発された。ζ−のため
、従来の伝送路として同軸ケーブルに依りていたときの
数Ｍｌ）Ｐ８〜数十Ｂｉｔ）Ｐ８のものよシ格段の大容
量・高速の数百Ｍｌ）Ｉｌｌ！１〜数百０１）Ｉ’Ｓの
光フアイバ伝送ケーブルが笑現されるようになった。
制＠信号などの種々の分野で使用されている。これらデ
ータ伝送装置には、データ伝送量の増大５とデータの高
速応答性が基本的に要求される。これらに応えるものと
して、光７アイパーケーブルが開発された。ζ−のため
、従来の伝送路として同軸ケーブルに依りていたときの
数Ｍｌ）Ｐ８〜数十Ｂｉｔ）Ｐ８のものよシ格段の大容
量・高速の数百Ｍｌ）Ｉｌｌ！１〜数百０１）Ｉ’Ｓの
光フアイバ伝送ケーブルが笑現されるようになった。
ところが、伝送路として上述の大容量・高速の亀のが可
能だとしても、これをデータ伝送装置に適用するとき次
のよう表問題点かあ夛、上述のような大容量・高速Ｏデ
ータ伝送装置の笑声は困難 −な状況にあり九。
能だとしても、これをデータ伝送装置に適用するとき次
のよう表問題点かあ夛、上述のような大容量・高速Ｏデ
ータ伝送装置の笑声は困難 −な状況にあり九。
こむで、第７．コＷＡＫ示したデータ伝送装置の代表的
システム構成によ〕、その問題点を説明する。第１図に
おいて、／ａ、／ｂはデータ伝送路てあり、前述したよ
うに大容量・高速を要するものは、光ファイバー・ケー
ブル（以下単に光ケーブルと称す）が採用される。コは
データ伝送装置（８テ）であシ１図に示すように複数の
データ伝送装置（８Ｔ１〜８丁、）間をデータ伝送路に
よ〉ループ状に結合している・ 一般に、各ステージ、ンは計算機、制御装置。
システム構成によ〕、その問題点を説明する。第１図に
おいて、／ａ、／ｂはデータ伝送路てあり、前述したよ
うに大容量・高速を要するものは、光ファイバー・ケー
ブル（以下単に光ケーブルと称す）が採用される。コは
データ伝送装置（８テ）であシ１図に示すように複数の
データ伝送装置（８Ｔ１〜８丁、）間をデータ伝送路に
よ〉ループ状に結合している・ 一般に、各ステージ、ンは計算機、制御装置。
入出力装置など種々の機器が接続されるが、ζこでは省
略した。
略した。
第２図は、従来のデータ伝送装置におけるデータ伝送ス
テージ、ンの構成を示すプロ、り図である。第コＩＩに
おいて、／ａ、／ｂ、コは第１図に訃けゐものと同様で
あ〕、光信号／電気信号変換回路（以下０ ／ Ｎモジ
、−ルと称す）Ｊ、電気信号量１１ｐｔｐａ、直列／並
列データ変換回路（以下８／ν回路）！、並列／厘列デ
ータ変換回路（以下Ｐ ７８回路）６．変調器７．電気
信号／光信号変換回路（以下１ ／ Ｏモジ、−ル）ｌ
、伝送制御回路り、復調器１０とで構成される。
テージ、ンの構成を示すプロ、り図である。第コＩＩに
おいて、／ａ、／ｂ、コは第１図に訃けゐものと同様で
あ〕、光信号／電気信号変換回路（以下０ ／ Ｎモジ
、−ルと称す）Ｊ、電気信号量１１ｐｔｐａ、直列／並
列データ変換回路（以下８／ν回路）！、並列／厘列デ
ータ変換回路（以下Ｐ ７８回路）６．変調器７．電気
信号／光信号変換回路（以下１ ／ Ｏモジ、−ル）ｌ
、伝送制御回路り、復調器１０とで構成される。
第２図において、他のステージ、ンから送られて来るデ
ータは、ピッＦ・シリアルの形に対応した変調信号とし
て伝送路／ａを過りて０／］！毫ジ、−ルに到来する。
ータは、ピッＦ・シリアルの形に対応した変調信号とし
て伝送路／ａを過りて０／］！毫ジ、−ルに到来する。
そこで、データは電気信号に変換され、さらに復調器１
０で復調され、同じくビット・シリアルな形で電気信号
量１ＩＩ−上にストローブされる。前記ストローブされ
たビット・シリアル信号は、８／Ｐ回路ｊＫよシビット
・パラレルな形（複数ビットからなるワード、あるいは
プロ、り）Ｋ変換される。これら、ビット・パラレルに
変換されたデータに対して伝送制御装置りは。
０で復調され、同じくビット・シリアルな形で電気信号
量１ＩＩ−上にストローブされる。前記ストローブされ
たビット・シリアル信号は、８／Ｐ回路ｊＫよシビット
・パラレルな形（複数ビットからなるワード、あるいは
プロ、り）Ｋ変換される。これら、ビット・パラレルに
変換されたデータに対して伝送制御装置りは。
その内容を解読して有効なデータを取シ込み、又は無視
する等の伝送制御処理を行なう、なお、伝送制御装置の
構成１機能はデータ伝送装置の用途や機種によって種々
あるが、その詳＠には言及ししない。
する等の伝送制御処理を行なう、なお、伝送制御装置の
構成１機能はデータ伝送装置の用途や機種によって種々
あるが、その詳＠には言及ししない。
第２図のステージ、ンが、他のステージ習ンにデータを
送信する鳩舎は、送信すべきビット・パラレル・データ
として１７８回路に与えられる。
送信する鳩舎は、送信すべきビット・パラレル・データ
として１７８回路に与えられる。
この操作は一般に、ステージ、ンに接続される機器より
、伝送制御回路内バッファ・メモリ（図示せず）を介し
て行なわれる。こうして、Ｐ／８回路−に送られた信号
はビット・シリアル信号に変換され、変調器７，１１０
モジ、−ルｔとで変調。
、伝送制御回路内バッファ・メモリ（図示せず）を介し
て行なわれる。こうして、Ｐ／８回路−に送られた信号
はビット・シリアル信号に変換され、変調器７，１１０
モジ、−ルｔとで変調。
電気／光信号変換されて／１１の光伝送路にストａ−プ
される。
される。
前述のデータ伝送装置において、大容量・高速化のため
の最大の問題点は、８／？回路！、ア／Ｂ１路４にあっ
た。それは、８７Ｐ回路１０人力であるビット・シリア
ル信号は、データ伝送装置としてのビット／−・Ｏレー
トで入りて来る。このため、このビット／−・Ｃレート
を前述の光ケーブルの最大能力まで高めようとするとき
、その値は数百ＭｋｌＢ〜数Ｇｔｌｌ）８にも達する。
の最大の問題点は、８／？回路！、ア／Ｂ１路４にあっ
た。それは、８７Ｐ回路１０人力であるビット・シリア
ル信号は、データ伝送装置としてのビット／−・Ｏレー
トで入りて来る。このため、このビット／−・Ｃレート
を前述の光ケーブルの最大能力まで高めようとするとき
、その値は数百ＭｋｌＢ〜数Ｇｔｌｌ）８にも達する。
このこと社、ビ、）轟たｂの処理時間が数ｎセカンド又
は／ｎ−・Ｏ以下であることが必要と力る。これｑ、ｐ
／ｓ回路４についても同様なことが言える。前述の数ｎ
ｅ＠Ｃのオーダーで、Ｂ／”１’回路ｚ、ｐ／ａｌ！１
Ｍｊ内でビット・シフトなどの回路動作を行なわせるＫ
は］ｎＬＯ素子などの超高速論理素子を使うたディスク
リート回路によシ、それを実現することがよう中（可能
のレベルである。この九め、電子装置の望ましい形態で
あるＬＢＸなどでは実現が困難でＴｏりた。大量の個別
素子（ディスクリート素子）Ｋよる装置では、ｔず信頼
性１次に価格０面で実用に供し得るデータ伝送装置を供
することが難しかりた。
は／ｎ−・Ｏ以下であることが必要と力る。これｑ、ｐ
／ｓ回路４についても同様なことが言える。前述の数ｎ
ｅ＠Ｃのオーダーで、Ｂ／”１’回路ｚ、ｐ／ａｌ！１
Ｍｊ内でビット・シフトなどの回路動作を行なわせるＫ
は］ｎＬＯ素子などの超高速論理素子を使うたディスク
リート回路によシ、それを実現することがよう中（可能
のレベルである。この九め、電子装置の望ましい形態で
あるＬＢＸなどでは実現が困難でＴｏりた。大量の個別
素子（ディスクリート素子）Ｋよる装置では、ｔず信頼
性１次に価格０面で実用に供し得るデータ伝送装置を供
することが難しかりた。
そこで１本発明の目的はヒれらの問題を解決し。
実用に供し得る大容量・高速のデータ伝送装置を提供す
ることＫある。
ることＫある。
以下１本発明の一実施例忙よシ図を参照して説明する。
〈構成〉
このデータ伝送装置２は、入力側のデータ伝送路／ ａ
Ｋ Ｏ／ ｌモジューＡ／ｌを設け、この０７罵モジ
、−ルＪＫ俵調器１０を接続し九、０／１モジ、−ルＪ
は、前記データ伝送路／ａからの入力を光信号／電気信
号変換し、さらに復調器１０で復調されて母ＩＩ参ヘビ
ッＦ・シリアル信号の形でストローブする。この母線ｌ
の他端には、後に詳述する変調器７．が接続されており
、］ｌ！に罵１０モジ１−ルｔを経て、データ伝送路／
１）へと連絡している。
Ｋ Ｏ／ ｌモジューＡ／ｌを設け、この０７罵モジ
、−ルＪＫ俵調器１０を接続し九、０／１モジ、−ルＪ
は、前記データ伝送路／ａからの入力を光信号／電気信
号変換し、さらに復調器１０で復調されて母ＩＩ参ヘビ
ッＦ・シリアル信号の形でストローブする。この母線ｌ
の他端には、後に詳述する変調器７．が接続されており
、］ｌ！に罵１０モジ１−ルｔを経て、データ伝送路／
１）へと連絡している。
さらに、データ伝送装置コには伝送制御装置デを設けて
あシ、母Ｓ参からこの伝送制御装置デ関を菫個ＯＩ’／
Ｂ回路！１〜ｊＮｔ並列に接続した。
あシ、母Ｓ参からこの伝送制御装置デ関を菫個ＯＩ’／
Ｂ回路！１〜ｊＮｔ並列に接続した。
一方、ｏ／１篭ジ、−ルＪと伝送制御回路デとの関には
タイミング信号発生回路／ｌを接続しである。
タイミング信号発生回路／ｌを接続しである。
このタイミング信号発生回路／／Ｉｄ、テ１〜テウのタ
イミング信号出力端子を備え、８／！変換回路！１〜！
、のタインング信号受信端子／Ｔ−Ｍテに各に接続され
ている。
イミング信号出力端子を備え、８／！変換回路！１〜！
、のタインング信号受信端子／Ｔ−Ｍテに各に接続され
ている。
： タイミング信号発生回路／Ｉは、データ
伝送路ｌ＆からのスターＦ・ビ、）の到来で伝送路上の
シリアル・ビット信号関隔に同期する。また、 Ｔｌ〜
？。
伝送路ｌ＆からのスターＦ・ビ、）の到来で伝送路上の
シリアル・ビット信号関隔に同期する。また、 Ｔｌ〜
？。
各々の伝送路上Ｏｌビット周期の時間分シフトして、第
参図のチャートに示したようＫ Ｅｌ ／ Ｐ回路！、
〜ｊＭで必要とすｂパルス巾テのタイミング・パルスを
発生する。ζＯタイ２ング・パルスの発生は、ストップ
・ビットが伝送制御回路ｔによシ検出され、それｋよ動
停止指令を受けるまでサイクリックに絖けられ為。
参図のチャートに示したようＫ Ｅｌ ／ Ｐ回路！、
〜ｊＭで必要とすｂパルス巾テのタイミング・パルスを
発生する。ζＯタイ２ング・パルスの発生は、ストップ
・ビットが伝送制御回路ｔによシ検出され、それｋよ動
停止指令を受けるまでサイクリックに絖けられ為。
８／ア回路ｊ１〜Ｉヨはデータ・レジスタ（Ｉｔ示せず
）を有してお、９．／？〜菫テ端子に前述のタイ々ｙダ
信号が到来したとき、母ｍ参上にストローブされている
ビ、）信号を取〕込む、こうして、ｓ／ｙｌ１ｍ路ｊｉ
−１，Ｉｌ内で母線参上Ｏビ、）・シリアル・データは
、ビット・パラレル・データに変換されて伝送制御回路
デに送〉込まれる。
）を有してお、９．／？〜菫テ端子に前述のタイ々ｙダ
信号が到来したとき、母ｍ参上にストローブされている
ビ、）信号を取〕込む、こうして、ｓ／ｙｌ１ｍ路ｊｉ
−１，Ｉｌ内で母線参上Ｏビ、）・シリアル・データは
、ビット・パラレル・データに変換されて伝送制御回路
デに送〉込まれる。
更に、すでＫＳ／１回路！１〜ｊ、に取）込んだｌステ
、グ前のビット・データを／ビオ１分、自己のデータ・
レジスタ内でシフトする。
、グ前のビット・データを／ビオ１分、自己のデータ・
レジスタ内でシフトする。
伝送制御回路デは、データ伝送路ｌ＆からのスターシ・
ビットで前記タイミング信号発生回路／／を作動し、ま
たスト、プ・ビットを検出するとタイ９ｙ！信号発生回
路Ｏ作動を停止させる。さらに、伝送制御回路りｉｊ
８ ／ ？変換回路！宜〜！１からＯビ、ト・パラレル
・データの内容を解読し。
ビットで前記タイミング信号発生回路／／を作動し、ま
たスト、プ・ビットを検出するとタイ９ｙ！信号発生回
路Ｏ作動を停止させる。さらに、伝送制御回路りｉｊ
８ ／ ？変換回路！宜〜！１からＯビ、ト・パラレル
・データの内容を解読し。
有効なデータｏ＊ｈ込み等の伝送制御処理を行なう・
この伝送制御回路デと変調器７との関には、前記Ｉ／ア
１路ｊ１〜ｌつに対応し九Ｂ／ア回路６１〜４．を母＠
４１＊で並列Ｋ１１続した・ζＯＰ ／ ８変換−路≦
１〜４．は、前記ビット・データの取勤込みと逆の手順
で各々の２７８回路４１〜４１から順次ビット・データ
が母ｌｉｒ＆へ送出される。
１路ｊ１〜ｌつに対応し九Ｂ／ア回路６１〜４．を母＠
４１＊で並列Ｋ１１続した・ζＯＰ ／ ８変換−路≦
１〜４．は、前記ビット・データの取勤込みと逆の手順
で各々の２７８回路４１〜４１から順次ビット・データ
が母ｌｉｒ＆へ送出される。
この場合Ｏ＠Ｐ／８変換回路１１〜ｔＭのタイ建ンダＯ
制御紘、伝送制御回路ｆ内のタロツタ（図示せず）Ｋよ
に制御される。
制御紘、伝送制御回路ｆ内のタロツタ（図示せず）Ｋよ
に制御される。
〈動作〉
伝送制御回路デは、データ伝送路／ａからスタート・ビ
ットの入力を検出すゐと、タイミング信号発生回路／ｌ
を作動させる。タイミング信号発生回路／／は、第参図
に示すタイミング信号８を発生し、テ１〜！、端子よｉ
ｔｓ／ｐ変換回路ｊ１〜ＪＮ０７テ〜Ｎテ端子に各々タ
イミング信号を出力する− １１ ／ Ｐ回路ｊ ｔ
〜−ｔ Ｎ ａ、 Ｔ ｔ 〜Ｔ Ｍ ｔ１４子に一タ
イ電ング信号が到来したと含量線上にストローブしてい
る信号を敢〕込み、ζＯ取如込んだデータ・ビットをデ
ータ・レジスタ内でシフトする。
ットの入力を検出すゐと、タイミング信号発生回路／ｌ
を作動させる。タイミング信号発生回路／／は、第参図
に示すタイミング信号８を発生し、テ１〜！、端子よｉ
ｔｓ／ｐ変換回路ｊ１〜ＪＮ０７テ〜Ｎテ端子に各々タ
イミング信号を出力する− １１ ／ Ｐ回路ｊ ｔ
〜−ｔ Ｎ ａ、 Ｔ ｔ 〜Ｔ Ｍ ｔ１４子に一タ
イ電ング信号が到来したと含量線上にストローブしてい
る信号を敢〕込み、ζＯ取如込んだデータ・ビットをデ
ータ・レジスタ内でシフトする。
８７Ｐ回路３１〜ｊつ全部が順次かような動作をすゐこ
とＫより、データ伝送路ｌ＆よ１到来するシリアル・ビ
ット・データは菖ビ、）ＸＭ（スターシ・ビットからス
トップ・ビットまでの同一手順の繰シ返し回数）の！ト
リックス状データとして、前述の夏ケのａ／ア回路ｊｌ
−’−！、のレジスタ内に存在す２ｓ、ｔｏ＊ｋｂ、
各ａｏｓ／ｖＩｃ！回路ｔｍ〜！、のレジスタ内に存在
する。このため。
とＫより、データ伝送路ｌ＆よ１到来するシリアル・ビ
ット・データは菖ビ、）ＸＭ（スターシ・ビットからス
トップ・ビットまでの同一手順の繰シ返し回数）の！ト
リックス状データとして、前述の夏ケのａ／ア回路ｊｌ
−’−！、のレジスタ内に存在す２ｓ、ｔｏ＊ｋｂ、
各ａｏｓ／ｖＩｃ！回路ｔｍ〜！、のレジスタ内に存在
する。このため。
各々Ｏ１！／Ｐ回路！１〜！４社従来Ｏデータ伝送スｆ
−ｖ ｗ ｙ −ｚ ＯＢ ／ Ｐ ｉＦｉ ｊ！
ｋ比べて、Ｈ倍の時間内でデータの取り込み、及びシフ
ト動作をすればよい・ 伝送制御回路ｙＦｉ、８ ／ ２回路を宜〜ｔＮＯデー
タ・レジスタ内のビット・パラレル・データを処理し、
変調器７．に１０モジユールｔからデ−タ伝送路／ｂへ
と送シ出す。
−ｖ ｗ ｙ −ｚ ＯＢ ／ Ｐ ｉＦｉ ｊ！
ｋ比べて、Ｈ倍の時間内でデータの取り込み、及びシフ
ト動作をすればよい・ 伝送制御回路ｙＦｉ、８ ／ ２回路を宜〜ｔＮＯデー
タ・レジスタ内のビット・パラレル・データを処理し、
変調器７．に１０モジユールｔからデ−タ伝送路／ｂへ
と送シ出す。
〈効果〉
以上の通〕本発明のデータ伝送装置では、伝送路上Ｏピ
ッＦ信号と同一の時間レートで超高速動作する必要があ
るのは、比較的構成の簡単なタイ々ング発生回路のみで
良く、構成が複雑で大規模。
ッＦ信号と同一の時間レートで超高速動作する必要があ
るのは、比較的構成の簡単なタイ々ング発生回路のみで
良く、構成が複雑で大規模。
かつ多数の素子を必要とする８／Ｐ、１７８回路はその
ｙ倍の時間間隔で動作すれば良い、従って。
ｙ倍の時間間隔で動作すれば良い、従って。
本発明によるデータ伝送装置では、その大部分を電子装
置として墓ましい形態であるところＩＤＸａＢ工などの
高集積度の電子素子で構成することができ。
置として墓ましい形態であるところＩＤＸａＢ工などの
高集積度の電子素子で構成することができ。
低価格、高ｌｉｌ頼性データ伝送装置となる。又、従来
のものではｘａ′Ｌ素子など超高速論理素子を採用して
も困難でありた大容量、超高速のデータ伝送装置を提供
することができる。
のものではｘａ′Ｌ素子など超高速論理素子を採用して
も困難でありた大容量、超高速のデータ伝送装置を提供
することができる。
第１図はデータ伝送装置を適用した代表的システム構成
図、第２図は従来のデータ伝送装置の構成を示すプロ、
り図、第３図は本発明の実施例のデータ伝送装置の構成
を示すプロ、り図、第μ図社タイミング発生の動作を示
すタイム・チャート、である。 ／ａ、／ｂ・・・データ伝送路、コ・・・データ伝送装
置、Ｊ・・・０／１モジユール、ダ、弘ａ・・・母線。 ！・・・８／Ｐ回路、ｔ・・・Ｐ ／ ８回路、７・・
・変調器。 ｔ・・・Ｂ１０モジ、−ル、？・・・伝送制御回路、
１０・・・復調器。
図、第２図は従来のデータ伝送装置の構成を示すプロ、
り図、第３図は本発明の実施例のデータ伝送装置の構成
を示すプロ、り図、第μ図社タイミング発生の動作を示
すタイム・チャート、である。 ／ａ、／ｂ・・・データ伝送路、コ・・・データ伝送装
置、Ｊ・・・０／１モジユール、ダ、弘ａ・・・母線。 ！・・・８／Ｐ回路、ｔ・・・Ｐ ／ ８回路、７・・
・変調器。 ｔ・・・Ｂ１０モジ、−ル、？・・・伝送制御回路、
１０・・・復調器。
Claims (1)
- 【特許請求の範囲】 外部よ如ビット直列のデータ群を受信し、かつ同様なビ
ット直列のデータ群として送信するデータ伝送装置にお
いて。 前記データが到来し、かつ送出される信号像−に論理的
に並列接続した。複数のビット直列／ビ、ト並列変換回
路および複数のビット並列／ビット直列変換回路と、前
記複数０ビ、）直列／ビット並列変換回路の前記信号像
１からのデータ・ビ、トの取）込み、及び既［３１１）
込んだデータ・ビ、トのシフト動作のタイずングを前記
到来するビ、ト直列のビット・データ群のｌビット周期
分ずつずらしたタイミングで制御する装置と、前記複数
のビット並列／ビット直列変換回路のデータ・ビット０
送出、及び既に送出すべく用意したデータ・ビットのシ
フト動作のタイミングを送出すぺき直列Ｏビット・デー
タ群のｌピッＦ周期分順次ずらしたタイミングで制御す
る装置とを有することを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109740A JPS5810942A (ja) | 1981-07-14 | 1981-07-14 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109740A JPS5810942A (ja) | 1981-07-14 | 1981-07-14 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810942A true JPS5810942A (ja) | 1983-01-21 |
Family
ID=14518042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56109740A Pending JPS5810942A (ja) | 1981-07-14 | 1981-07-14 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041846A (ja) * | 1983-07-05 | 1985-03-05 | ピツトネイ・ボウズ・インコ−ポレ−テツド | 透過性インタフエ−ス装置 |
| JPS6259225A (ja) * | 1985-09-09 | 1987-03-14 | Idemitsu Petrochem Co Ltd | α−オレフインの製造方法 |
-
1981
- 1981-07-14 JP JP56109740A patent/JPS5810942A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041846A (ja) * | 1983-07-05 | 1985-03-05 | ピツトネイ・ボウズ・インコ−ポレ−テツド | 透過性インタフエ−ス装置 |
| JPS6259225A (ja) * | 1985-09-09 | 1987-03-14 | Idemitsu Petrochem Co Ltd | α−オレフインの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4056851A (en) | Elastic buffer for serial data | |
| CA2366397A1 (en) | An interface for data transfer between integrated circuits | |
| US7142543B2 (en) | High speed programmable counter | |
| JPS62186629A (ja) | 情報授受システム | |
| CA1203918A (en) | Multi-device apparatus synchronized to the slowest device | |
| US4823305A (en) | Serial data direct memory access system | |
| US3710327A (en) | Synchronous communications adapter | |
| JPH0326583B2 (ja) | ||
| JPS581447B2 (ja) | 中央装置と複数の周辺装置との間のデ−タ伝送制御方法 | |
| US5179688A (en) | Queue system with uninterrupted transfer of data through intermediate locations to selected queue location | |
| JPS5843934B2 (ja) | シンゴウヘンカンソウチ | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JPS58172733A (ja) | デ−タ取得システムと、記録及び読取装置からなるアセンブリとの間のデ−タ伝送を制御するコンピユ−タに関連した装置 | |
| SU1198529A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи | |
| JPS613256A (ja) | メモリ試験方式 | |
| JPS6367702B2 (ja) | ||
| SU1410049A1 (ru) | Устройство дл обмена данными | |
| SU1418725A1 (ru) | Буферное устройство дл передачи данных | |
| SU888170A1 (ru) | Устройство дл передачи и приема информации | |
| RU1837306C (ru) | Устройство дл сопр жени ЭВМ | |
| JPS6010345B2 (ja) | 情報転送方式 | |
| SU802957A1 (ru) | Устройство св зи дл вычислительнойСиСТЕМы | |
| JPS61187197A (ja) | 読み出し専用メモリ | |
| RU2050018C1 (ru) | Устройство приема и передачи двоичных сигналов | |
| SU1176339A1 (ru) | Устройство дл сопр жени цифровой вычислительной машины с устройством ввода изображений |