JPS58112149A - オ−バ−レイプログラムのアドレス変換方式 - Google Patents
オ−バ−レイプログラムのアドレス変換方式Info
- Publication number
- JPS58112149A JPS58112149A JP56209418A JP20941881A JPS58112149A JP S58112149 A JPS58112149 A JP S58112149A JP 56209418 A JP56209418 A JP 56209418A JP 20941881 A JP20941881 A JP 20941881A JP S58112149 A JPS58112149 A JP S58112149A
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- JP
- Japan
- Prior art keywords
- address
- overlay
- main memory
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はオーバーレイプログラムのメモリアドレスの変
換方式に係り、さらに詳しくは、オーバーレイプログラ
ム実行中に、メインメモリ査地情報をオーバーレイした
元の二次メモリ番地情報に変換する方式に関するもので
ある。
換方式に係り、さらに詳しくは、オーバーレイプログラ
ム実行中に、メインメモリ査地情報をオーバーレイした
元の二次メモリ番地情報に変換する方式に関するもので
ある。
中央演算処理装置（以下ＣＰＵと称す）のメインメモリ
のアクセス番地をＣＰＵ外部にて記録。
のアクセス番地をＣＰＵ外部にて記録。
再生し、解析する装置（以下トレーサーと称す）におい
て、、 ＣＰＵのメインメモリが二次メモリよりオーバ
ーレイして使用されるときは、このメインメモリの番地
をオーバーレイされた元の二次メモリの番地に変換して
記録または再生する必要がある。
て、、 ＣＰＵのメインメモリが二次メモリよりオーバ
ーレイして使用されるときは、このメインメモリの番地
をオーバーレイされた元の二次メモリの番地に変換して
記録または再生する必要がある。
第１図はグログ２ムオーバーレイの概念図であって、同
図において従来のトレーサーにおける不具合点な説明す
る。図中甚はメインメモリＳＭは二次メモリを示し、０
内の数字は例題説明用に付けた番地である。Ａはオーバ
ーレイエリア先頭番地、Ｂはオーバーレイエリア最終番
地、ｃ ハ、ｔ −、＜−レイ園先験表示番地、Ｄはオ
ーバーレイ先頭番地、Ｅはオーバーレイ最終番地、Ｙ□
〜Ｙ、はアクセスされたメインメモリ番地、Ｘは冥行ア
ドレスを意味する。そして、これらはＡ≦Ｙ≦Ｂ、すな
わち、Ｙｌのとき ｘ：＝ｙ−Ａ＋（Ｃ）の関係があり、またＹ（Ａ（η）
、 Ｙ＞Ｂ （Ｙ、）のときＸ＝Ｙ の関係がある
。
図において従来のトレーサーにおける不具合点な説明す
る。図中甚はメインメモリＳＭは二次メモリを示し、０
内の数字は例題説明用に付けた番地である。Ａはオーバ
ーレイエリア先頭番地、Ｂはオーバーレイエリア最終番
地、ｃ ハ、ｔ −、＜−レイ園先験表示番地、Ｄはオ
ーバーレイ先頭番地、Ｅはオーバーレイ最終番地、Ｙ□
〜Ｙ、はアクセスされたメインメモリ番地、Ｘは冥行ア
ドレスを意味する。そして、これらはＡ≦Ｙ≦Ｂ、すな
わち、Ｙｌのとき ｘ：＝ｙ−Ａ＋（Ｃ）の関係があり、またＹ（Ａ（η）
、 Ｙ＞Ｂ （Ｙ、）のときＸ＝Ｙ の関係がある
。
ＣＰＵのメインメモリアドレスバスな外部より監視して
、ＣＰＵのプログラム実行経過を記録。
、ＣＰＵのプログラム実行経過を記録。
再生するトレーサーにおいては、忠実にメインメモリＭ
Ｍの番地（プログラムカウンタ）情報をトレースするだ
けの機能しかない。ところが、メインメモリＭＭの一部
が二次メモリ８Ｍの様に番地から情報を転送されて使用
される、いわゆるオーバレイがあり、単にメインメモリ
番地情報としてトレースしても二次メモリのどこの番地
の内容を実行しているのか見当がつかず、解析しにくい
という不具合があった。そこで、メインメモリのオーバ
ーレイエリアをプログラムが実行しているときはオーバ
ーレイした元の二次メモリ番地にアドレスを変換してト
レースする必要がある。
Ｍの番地（プログラムカウンタ）情報をトレースするだ
けの機能しかない。ところが、メインメモリＭＭの一部
が二次メモリ８Ｍの様に番地から情報を転送されて使用
される、いわゆるオーバレイがあり、単にメインメモリ
番地情報としてトレースしても二次メモリのどこの番地
の内容を実行しているのか見当がつかず、解析しにくい
という不具合があった。そこで、メインメモリのオーバ
ーレイエリアをプログラムが実行しているときはオーバ
ーレイした元の二次メモリ番地にアドレスを変換してト
レースする必要がある。
これを第１図で説明する件・、メインメモリＭＭのオー
バーレイエリア先頭−地Ａ（１０００）からオーバーレ
イエリア最終番地Ｂ（１９？？）に、二次メモリ鋼のオ
ーバーレイ先頭番地Ｄ（４０００）からオーバーレイ最
終番地Ｅ（４９９？）までの内容がオーバーレイ（転送
）されていたとすると、メインメモリＭＭのアクセスさ
れたメインメモリ番地も（１５ｏｏ）がアクセスされた
ら、それは二次メモリ８Ｍのアクセスされたメインメモ
リ番地■に変換する回路を持ってトレース情報として記
録してやる必要があった。
バーレイエリア先頭−地Ａ（１０００）からオーバーレ
イエリア最終番地Ｂ（１９？？）に、二次メモリ鋼のオ
ーバーレイ先頭番地Ｄ（４０００）からオーバーレイ最
終番地Ｅ（４９９？）までの内容がオーバーレイ（転送
）されていたとすると、メインメモリＭＭのアクセスさ
れたメインメモリ番地も（１５ｏｏ）がアクセスされた
ら、それは二次メモリ８Ｍのアクセスされたメインメモ
リ番地■に変換する回路を持ってトレース情報として記
録してやる必要があった。
本発明の目的は、メインメモリのアクセス番地をオーバ
ーレイエリアを実行しているときのみ二次メモリの誉地
Ｋｆ換し、オーバーレイエリア以外がアクセスされたと
きは無変換でメインメモリ番地をそのまま出力するよう
にし、メモリアドレス変換を高速化かつ容易なものとす
ることにある。
ーレイエリアを実行しているときのみ二次メモリの誉地
Ｋｆ換し、オーバーレイエリア以外がアクセスされたと
きは無変換でメインメモリ番地をそのまま出力するよう
にし、メモリアドレス変換を高速化かつ容易なものとす
ることにある。
本発明は、トレーサーの入力ｔ＊報として殉廻されたメ
インメモリ内のオーバーレイ便用エリアとオーバーレイ
二次メモリ先ｗ４表示番地とを使って、プログラムオー
バーレイ時にはメインメモリ番地情報を元の二次メモリ
誉地Ｔｌｖ報に叢侠する方式とすることによって上記目
的を達成したものである。
インメモリ内のオーバーレイ便用エリアとオーバーレイ
二次メモリ先ｗ４表示番地とを使って、プログラムオー
バーレイ時にはメインメモリ番地情報を元の二次メモリ
誉地Ｔｌｖ報に叢侠する方式とすることによって上記目
的を達成したものである。
以下、第２図に従って本発明の一実施例を詳述する。諏
２図はメモリアドレス変換回路の構成図であって、１〜
４はそれぞれレジスタを示し、１はオーバーレイ８Ｍ先
頭表示レジスタ、２−はオーバーレイ先頭番地補数レジ
スタ、３はオ／（−レイ先頭番地レジスタ、４はオーツ
（−レイ最終番地レジスタである。５，４．７は、それ
ぞれのレジスタ１，５．４の出力と、メインメモリアド
レスバス１３を通して入力されるメインメモリアドレス
データとを比較するコンパレータで、仏−Ｂ）、（ん出
）、（Ａｇ）の関係を得る。
２図はメモリアドレス変換回路の構成図であって、１〜
４はそれぞれレジスタを示し、１はオーバーレイ８Ｍ先
頭表示レジスタ、２−はオーバーレイ先頭番地補数レジ
スタ、３はオ／（−レイ先頭番地レジスタ、４はオーツ
（−レイ最終番地レジスタである。５，４．７は、それ
ぞれのレジスタ１，５．４の出力と、メインメモリアド
レスバス１３を通して入力されるメインメモリアドレス
データとを比較するコンパレータで、仏−Ｂ）、（ん出
）、（Ａｇ）の関係を得る。
８はコンパレータ５での比較結果と、テータバス１４を
通して入力されるメインメモリデータとの論理積をとる
に山回路、９はその出力を一時保持するレジスタ、１０
はコン７（レータ６と７の出力論理積をとるに０回路、
１１はレジスタ９の出力とレジスタ２の出力とを加算す
る加算器、１２はその加算出力とメインメモリデータと
に０回路１０の出力とを入力とし、実効アドレスな得る
演算器である。
通して入力されるメインメモリデータとの論理積をとる
に山回路、９はその出力を一時保持するレジスタ、１０
はコン７（レータ６と７の出力論理積をとるに０回路、
１１はレジスタ９の出力とレジスタ２の出力とを加算す
る加算器、１２はその加算出力とメインメモリデータと
に０回路１０の出力とを入力とし、実効アドレスな得る
演算器である。
なお、レジスタ１はオーバーレイする二次メモリの先頭
番地が格納されるメインメモリの特定番地を設定してお
くためのものであり、レジスタ３．４ はメインメモリ
のオー）（−レイエリア先頭、最終番地を設定するため
のものである。
番地が格納されるメインメモリの特定番地を設定してお
くためのものであり、レジスタ３．４ はメインメモリ
のオー）（−レイエリア先頭、最終番地を設定するため
のものである。
また、レジスタ２はレジスタ５の°２１の補数設定用で
ある。これらのレジスタ１〜４はトレース開始前Ｋｍ当
情報が通知設定されている。さらにレジスタ９はレジス
タ１の内容をアドレスとするメインメモリ上に書込まれ
たオーツ（−レイＳＭ先頭アドレスを格納しておくため
のものである。
ある。これらのレジスタ１〜４はトレース開始前Ｋｍ当
情報が通知設定されている。さらにレジスタ９はレジス
タ１の内容をアドレスとするメインメモリ上に書込まれ
たオーツ（−レイＳＭ先頭アドレスを格納しておくため
のものである。
第２図の回路において、メインメモリのオーバーレイエ
リアとオーバーン４８Ｍ先頭表示番地が第１図の如く決
められたとき、レジスタ１にはオーバーン４８Ｍ先頭表
示番地ｃ（ｓｏｏ）を、レジスタ３，４にはそれぞれオ
ーバーレイエリア先頭番地Ａ（１ｏｏｏ） ｅオーバー
レイ最終番地Ｂ（１９９？）を、また、レジスタ２には
オーツ（−レイエリア先頭番堆Ａ（１ｏｏｏ）の°２°
の補数を予め設定しておく。二次メモリ８Ｍのオーバー
レイ先頭番地Ｄ（４０００）からの情報をメインメモリ
ＭＭＫオーバーレイするときにはオーバーレイ８Ｍ先頭
表示番地Ｃ（５００） ４Ｃオ一バーレイ先頭番地Ｄ（
４０００）がストアされ【からオーバーレイされるが、
第２図に示すトレーサー内のレジスタ９にもこのオーバ
ーレイ先頭番地Ｄ（４０００）という情報をスティール
にして誉込む。従って、加算器１１の出力は先頭番地（
４０００）＋（−１０００）−（３０００）となってい
る。アクセスされたメインメモリ番ｊｔ！ＩＹ＝（１ｓ
ｏｏ）の場合は、［１０００≦１５００≦１９９９］な
ので、コンパレータ６．７の出力が各々°１”となりに
山回路１０より［オーバーレイ範囲内」という意味で識
別信号°１°（＊行アドレスが凋アドレスを示すの意ン
が出力され、演算器１２の制御入力を加算［Ｋ＠し、（
３０００）＋（１５００）＝（４５００）を実行アドレ
スとして演算出力する。Ｙ＝（７００）番地とか（２５
００）番地では「オーバレイ範囲外」であり、ＡＮＤ
（ｊｄ路１０からは“０°（実行アドレスが制御入力を
スルー側に倒し、端子Ｂ人カであるアクセスされたメイ
ンメモリ番地Ｙｌ（７００）やＹｓ（２５ｏｏ）がその
まま実行アドレスとして出方される。
リアとオーバーン４８Ｍ先頭表示番地が第１図の如く決
められたとき、レジスタ１にはオーバーン４８Ｍ先頭表
示番地ｃ（ｓｏｏ）を、レジスタ３，４にはそれぞれオ
ーバーレイエリア先頭番地Ａ（１ｏｏｏ） ｅオーバー
レイ最終番地Ｂ（１９９？）を、また、レジスタ２には
オーツ（−レイエリア先頭番堆Ａ（１ｏｏｏ）の°２°
の補数を予め設定しておく。二次メモリ８Ｍのオーバー
レイ先頭番地Ｄ（４０００）からの情報をメインメモリ
ＭＭＫオーバーレイするときにはオーバーレイ８Ｍ先頭
表示番地Ｃ（５００） ４Ｃオ一バーレイ先頭番地Ｄ（
４０００）がストアされ【からオーバーレイされるが、
第２図に示すトレーサー内のレジスタ９にもこのオーバ
ーレイ先頭番地Ｄ（４０００）という情報をスティール
にして誉込む。従って、加算器１１の出力は先頭番地（
４０００）＋（−１０００）−（３０００）となってい
る。アクセスされたメインメモリ番ｊｔ！ＩＹ＝（１ｓ
ｏｏ）の場合は、［１０００≦１５００≦１９９９］な
ので、コンパレータ６．７の出力が各々°１”となりに
山回路１０より［オーバーレイ範囲内」という意味で識
別信号°１°（＊行アドレスが凋アドレスを示すの意ン
が出力され、演算器１２の制御入力を加算［Ｋ＠し、（
３０００）＋（１５００）＝（４５００）を実行アドレ
スとして演算出力する。Ｙ＝（７００）番地とか（２５
００）番地では「オーバレイ範囲外」であり、ＡＮＤ
（ｊｄ路１０からは“０°（実行アドレスが制御入力を
スルー側に倒し、端子Ｂ人カであるアクセスされたメイ
ンメモリ番地Ｙｌ（７００）やＹｓ（２５ｏｏ）がその
まま実行アドレスとして出方される。
なお、第２図に示す回路においては、説明を簡単にする
ためオーバーレイエリア数を１とした場合について説明
したが、実際はメインメモＩｊＭＭのオーバーレイエリ
アの数だけ同図の如きトレーサー回路を持ち、各変換回
路の識別信号。
ためオーバーレイエリア数を１とした場合について説明
したが、実際はメインメモＩｊＭＭのオーバーレイエリ
アの数だけ同図の如きトレーサー回路を持ち、各変換回
路の識別信号。
を全体的に制御して各変換回路の制御入力とするもので
ある。
ある。
上述の実施例からも明らかなように本発明によれば、オ
ーバーレイエリアとオーバーレイ二次メモ９ （ＳＭ）
先頭表示番地を設定しておくだけで、以降はオーバーレ
イＳＭ先頭表示番地の内容が書き変えられて、オーバー
レイが実行されるときにこの内容をトレーサー側にて自
動的にスティールしてアドレス変換演算を実行すること
ができ、そのアドレス変換演算が高速化できると共にに
二次メモリのどこの番地の内容を実行しているかの解析
が容易となる等の利点がある。
ーバーレイエリアとオーバーレイ二次メモ９ （ＳＭ）
先頭表示番地を設定しておくだけで、以降はオーバーレ
イＳＭ先頭表示番地の内容が書き変えられて、オーバー
レイが実行されるときにこの内容をトレーサー側にて自
動的にスティールしてアドレス変換演算を実行すること
ができ、そのアドレス変換演算が高速化できると共にに
二次メモリのどこの番地の内容を実行しているかの解析
が容易となる等の利点がある。
第１図はプログラムオーツ（−レイの概念図、第２図は
本発明の一実施例を説明するためのメモリアドレス変換
回路図である。 朋・・・メインメモリ ８Ｍ・・・二次メモリ １〜４．９・・・レジスタ ５〜７・・・コンパレータ ８．１ｏ・・・Ｎ０回路 １１・・・加算器 １２・・・演算器 オ １ 膿 （二に【メｆ三リノ
本発明の一実施例を説明するためのメモリアドレス変換
回路図である。 朋・・・メインメモリ ８Ｍ・・・二次メモリ １〜４．９・・・レジスタ ５〜７・・・コンパレータ ８．１ｏ・・・Ｎ０回路 １１・・・加算器 １２・・・演算器 オ １ 膿 （二に【メｆ三リノ
Claims (1)
- 【特許請求の範囲】 中央演算処理装置のメインメモリのアクセス番地を、該
中央演算処理装置の外部にて記録。 再生して解析する装置の入力情報として、指定されたメ
インメモリ内のオーバーレイエリアとオーバーレイ二次
メ篭り先頭番地とを使用し、メインメモリのアクセス番
地をオーバーレイプログラム実行中のみオーバーレイし
た元の二次メモリ番地情報に変換することを特徴とする
オーバーレイプログラムのアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209418A JPS58112149A (ja) | 1981-12-25 | 1981-12-25 | オ−バ−レイプログラムのアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209418A JPS58112149A (ja) | 1981-12-25 | 1981-12-25 | オ−バ−レイプログラムのアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58112149A true JPS58112149A (ja) | 1983-07-04 |
Family
ID=16572544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209418A Pending JPS58112149A (ja) | 1981-12-25 | 1981-12-25 | オ−バ−レイプログラムのアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001075613A3 (en) * | 2000-04-04 | 2002-03-21 | Motorola Inc | Method and apparatus for overlaying memory in a data processing system |
| US7043717B2 (en) | 2002-05-27 | 2006-05-09 | Kabushiki Kaisha Toshiba | Debugging apparatus and method |
-
1981
- 1981-12-25 JP JP56209418A patent/JPS58112149A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001075613A3 (en) * | 2000-04-04 | 2002-03-21 | Motorola Inc | Method and apparatus for overlaying memory in a data processing system |
| US6725346B1 (en) | 2000-04-04 | 2004-04-20 | Motorola, Inc. | Method and apparatus for overlaying memory in a data processing system |
| US7043717B2 (en) | 2002-05-27 | 2006-05-09 | Kabushiki Kaisha Toshiba | Debugging apparatus and method |
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