JPS58112343A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58112343A JPS58112343A JP56210607A JP21060781A JPS58112343A JP S58112343 A JPS58112343 A JP S58112343A JP 56210607 A JP56210607 A JP 56210607A JP 21060781 A JP21060781 A JP 21060781A JP S58112343 A JPS58112343 A JP S58112343A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ゲートアレイ方式を採用して製造する抵抗素
子自軍の半導体装置およびその製造方法に関するもので
ある。
子自軍の半導体装置およびその製造方法に関するもので
ある。
近年、半導体集積回路技術が発達し、複雑な機能を持っ
た半導体装置が専用のマスクパターンを用いて大量に製
造され、安価に提供されるようになった。一方、特殊な
用途に提供される半導体装置のように、小量生産しかさ
れないものは、専用のマスクパターンを作ると高価にな
り過ぎるので、例えばゲートアレイ方式で代表されるマ
スタースライス方式のような製造技術が採用されている
。
た半導体装置が専用のマスクパターンを用いて大量に製
造され、安価に提供されるようになった。一方、特殊な
用途に提供される半導体装置のように、小量生産しかさ
れないものは、専用のマスクパターンを作ると高価にな
り過ぎるので、例えばゲートアレイ方式で代表されるマ
スタースライス方式のような製造技術が採用されている
。
ゲートアレイ方式とは、バイポーラトランジスタ、ＭＯ
Ｓトランジスタ等の能動素子を含む機能セルと、クロス
アンダ−と呼ばれる配線専用セルとを、それぞれ複数個
規則的に配列した基本集積回路構造のものをあらかじめ
作製しておき、その後配線工程において、これらセル間
を所望の論珊回路が構成されるように選択的に配線処理
を施すことにより所望の半導体装置を得るものである。
Ｓトランジスタ等の能動素子を含む機能セルと、クロス
アンダ−と呼ばれる配線専用セルとを、それぞれ複数個
規則的に配列した基本集積回路構造のものをあらかじめ
作製しておき、その後配線工程において、これらセル間
を所望の論珊回路が構成されるように選択的に配線処理
を施すことにより所望の半導体装置を得るものである。
そのゲートアレイ方式における機能セルと配線専用セル
との配列状態の一例を、一部等価回路とともに第１図に
示す。
との配列状態の一例を、一部等価回路とともに第１図に
示す。
同図において、１ａないし１ｄは、それぞれバイポーラ
トランジスタやＭＯＳ）ランジスタ等の機能セルを複数
個まとめて、１つのブロックとした機能セル領域である
。また２ａないし′Ｂｄはそれぞれ配線専用セルを複数
個まとめて１つのブロックとした配線専用セル領域であ
り、機能セル領域間の相互配線を行なうために使用され
る。第１図に示すように、機能セル領域ＩＪＬ−１ｄと
配録専用セル領域２＆−１ｄとは規則的に９互に配列さ
れている。
トランジスタやＭＯＳ）ランジスタ等の機能セルを複数
個まとめて、１つのブロックとした機能セル領域である
。また２ａないし′Ｂｄはそれぞれ配線専用セルを複数
個まとめて１つのブロックとした配線専用セル領域であ
り、機能セル領域間の相互配線を行なうために使用され
る。第１図に示すように、機能セル領域ＩＪＬ−１ｄと
配録専用セル領域２＆−１ｄとは規則的に９互に配列さ
れている。
第１図示のゲートアレイ方式の機能セル領域における機
能セルおよび配線専用セル領域における配線専用セルの
具体的な配置例について、第１図の一部を拡大して部分
的に示したのが第３図であるＯ 同図において、機能セル領域１ａには、機能セル１１〜
１４が、また機能セル領域ＩＣには機能セル１５ Ｍ
１８が、それぞれ規則的に配列されて作り込まれている
。第２図の例では、機能セル１五、１ｇ、１５．１６は
それぞれＰチャンネルＭＯ８）ランジスタ、機能セル１
８ 、１４ 、１７゜１８はそれぞれＮチャンネルトラ
ンジスタであり、各セルにＭＯＳ）ランジスタが２偏置
列接続されたものを示しているが、各セルの構成はそれ
に限定されず、素子数は１個または８個以上でもよく、
またＭＯＳトランジスタに限らずバイポーラトランジス
タでもよい。
能セルおよび配線専用セル領域における配線専用セルの
具体的な配置例について、第１図の一部を拡大して部分
的に示したのが第３図であるＯ 同図において、機能セル領域１ａには、機能セル１１〜
１４が、また機能セル領域ＩＣには機能セル１５ Ｍ
１８が、それぞれ規則的に配列されて作り込まれている
。第２図の例では、機能セル１五、１ｇ、１５．１６は
それぞれＰチャンネルＭＯ８）ランジスタ、機能セル１
８ 、１４ 、１７゜１８はそれぞれＮチャンネルトラ
ンジスタであり、各セルにＭＯＳ）ランジスタが２偏置
列接続されたものを示しているが、各セルの構成はそれ
に限定されず、素子数は１個または８個以上でもよく、
またＭＯＳトランジスタに限らずバイポーラトランジス
タでもよい。
配線専用セル領域２ａには、配線専用セル２１〜２６が
並列に規則的に並べて作り込まれている。
並列に規則的に並べて作り込まれている。
第２図の例では、各配線専用セル２１〜２６には、クロ
スアンダ−と呼ばれるＰ形不純物拡散層が帯状に形成さ
れており、例えば１ａおよびＩＣで示した各機能領域の
機能セル間を相互接続するため使用される。
スアンダ−と呼ばれるＰ形不純物拡散層が帯状に形成さ
れており、例えば１ａおよびＩＣで示した各機能領域の
機能セル間を相互接続するため使用される。
これら機能セル領域１ａ〜１ｄおよび配線専用セル領域
ｇａ−２６の表面は、第２図に８０で示す二酸化ケイ素
からなる絶縁膜で覆われている。
ｇａ−２６の表面は、第２図に８０で示す二酸化ケイ素
からなる絶縁膜で覆われている。
その絶縁膜８０には、その膜下の機能セルおよび配線専
用セルの所定電極位置の部分にホトエツチング法により
孔があけられて、例えば８１〜８４で代表されるアルミ
ニウム電極が形成されており、これらアル１ニウム電極
が、それら孔を通してそれぞれ膜下の機能セルおよび配
線専用セルと接触している。
用セルの所定電極位置の部分にホトエツチング法により
孔があけられて、例えば８１〜８４で代表されるアルミ
ニウム電極が形成されており、これらアル１ニウム電極
が、それら孔を通してそれぞれ膜下の機能セルおよび配
線専用セルと接触している。
このようにして製作された基本集積回路構造体の絶縁ｐ
ａＯ上に、例えば４１−４４で代表される配線を、アル
ミニウム蒸着で所望の論理回路が構成されるように前記
アル１ニウム電極間に選択的に施すことにより、全体と
して所望の半導体装置 を得て
いる。
ａＯ上に、例えば４１−４４で代表される配線を、アル
ミニウム蒸着で所望の論理回路が構成されるように前記
アル１ニウム電極間に選択的に施すことにより、全体と
して所望の半導体装置 を得て
いる。
第２図から明らかなように、ゲートアレイ方式における
配線専用セルは、絶縁膜８０上に施された蒸着配線との
短絡を避け、配線処理を容易にするために設けられてい
る。例えば第２図において、ＬＪ！１４１ｒｌｌ極８１
と８ａ１間ヲ、マた配９４ Ｂテ電極δ２と８４間をそ
れぞれ接続すれば、絶縁膜８０上の配線４８．４４と短
絡することなしに機能セル１１）、の電極８８と機能セ
ル１７の電極８４とを配線専用セル領域２ａの配線専用
セル２２を介して相互接続できる。このように配線専用
セルは、各機能セル間の相互配線用として用いられるが
、配線専用セルの全てが使用される訳ではなく、設計さ
れる半導体装置に応じて、例えば第２図のように２１．
２３．２４および２５で示した配線専用セルは、未使用
のままであった。
配線専用セルは、絶縁膜８０上に施された蒸着配線との
短絡を避け、配線処理を容易にするために設けられてい
る。例えば第２図において、ＬＪ！１４１ｒｌｌ極８１
と８ａ１間ヲ、マた配９４ Ｂテ電極δ２と８４間をそ
れぞれ接続すれば、絶縁膜８０上の配線４８．４４と短
絡することなしに機能セル１１）、の電極８８と機能セ
ル１７の電極８４とを配線専用セル領域２ａの配線専用
セル２２を介して相互接続できる。このように配線専用
セルは、各機能セル間の相互配線用として用いられるが
、配線専用セルの全てが使用される訳ではなく、設計さ
れる半導体装置に応じて、例えば第２図のように２１．
２３．２４および２５で示した配線専用セルは、未使用
のままであった。
一方、ゲートアレイ方式を採用して所望の半導体装置を
製造する場合、その半導体装置が例えば分圧抵抗などの
ような抵抗素子を含むときは、その抵抗素子を基本集積
回路構造体内に作り込むことができず、外付けしなけれ
ばならないので、製造工程が増え、それにより信頼性が
低下し、また体積も大きくなる等の問題があった。
製造する場合、その半導体装置が例えば分圧抵抗などの
ような抵抗素子を含むときは、その抵抗素子を基本集積
回路構造体内に作り込むことができず、外付けしなけれ
ばならないので、製造工程が増え、それにより信頼性が
低下し、また体積も大きくなる等の問題があった。
本発明は、その問題点を解決するために、ゲートアレイ
方式を採用して半導体装置を製造する場合、上記したよ
うに不使用の遊休配線専用セルがいくつかあることおよ
び配線専用セルがある程度の抵抗値を有することに着目
し、これを抵抗体として積極的に利用して、抵抗素子と
して内翼させた半導体装置およびその製造方法を提供し
ようとするものである。
方式を採用して半導体装置を製造する場合、上記したよ
うに不使用の遊休配線専用セルがいくつかあることおよ
び配線専用セルがある程度の抵抗値を有することに着目
し、これを抵抗体として積極的に利用して、抵抗素子と
して内翼させた半導体装置およびその製造方法を提供し
ようとするものである。
本発明の半導体装置は、複数個の機能セルと配線専用セ
ルとを配列し、これら両セル間に選択的な配線処理を施
すことにより各種の論理回路を構成するゲートアレイ方
式によって製造する半導体装置において、前記論理回路
の構成に使用されない配線専用セルを適当に組−み合わ
せて形成した所望の抵抗値の抵抗素子を内Ｗ、させたこ
とを特徴とするものである。
ルとを配列し、これら両セル間に選択的な配線処理を施
すことにより各種の論理回路を構成するゲートアレイ方
式によって製造する半導体装置において、前記論理回路
の構成に使用されない配線専用セルを適当に組−み合わ
せて形成した所望の抵抗値の抵抗素子を内Ｗ、させたこ
とを特徴とするものである。
さらにまた、本発明の半導体装置の製造方法は、複数の
機能セルと配線専用セルとを配列し、これら両セル間に
選択的な配線処理を施すことにより、各種の論理回路を
構成するゲートアレイ方式によって半導体装置を製造す
るに当り、前記論理回路の構成に使用されない配線専用
セルを、その一部をも含めて直列接続もしくは並列接続
または、それらの組み合わせ接続等により所望の抵抗値
となるように配線処理して、これを所望の抵抗値をもっ
た抵抗素、子として用いることを特徴とするものである
。
機能セルと配線専用セルとを配列し、これら両セル間に
選択的な配線処理を施すことにより、各種の論理回路を
構成するゲートアレイ方式によって半導体装置を製造す
るに当り、前記論理回路の構成に使用されない配線専用
セルを、その一部をも含めて直列接続もしくは並列接続
または、それらの組み合わせ接続等により所望の抵抗値
となるように配線処理して、これを所望の抵抗値をもっ
た抵抗素、子として用いることを特徴とするものである
。
以下、図面を参照して本発明の詳細な説明する。
第８図は、本発明の半導体装置の構成および本発明の半
導体装置の製造方法を説明するための本発明の実施例の
構成の一例を示す部分平面図であって、説明を簡単にす
るため抵抗素子の構成のみを抜き出して描いである。な
お、図中、第２図のものと同一部分は同一符号をもって
示しである。
導体装置の製造方法を説明するための本発明の実施例の
構成の一例を示す部分平面図であって、説明を簡単にす
るため抵抗素子の構成のみを抜き出して描いである。な
お、図中、第２図のものと同一部分は同一符号をもって
示しである。
同図において配線専用領域２ａにおける配線専用セル２
１．２２および２８のそれぞれの一方の端部に形成され
た電極Ｊ３５，８１および８６を配Ｉ！Ｉ４５で接続す
るとともに、それら各配線専用セル２１．２２および２
８の他方の端部に形成された電極８７．８２および８８
を配＠４Ｂで接続する。
１．２２および２８のそれぞれの一方の端部に形成され
た電極Ｊ３５，８１および８６を配Ｉ！Ｉ４５で接続す
るとともに、それら各配線専用セル２１．２２および２
８の他方の端部に形成された電極８７．８２および８８
を配＠４Ｂで接続する。
配線専用セル２１．２２および２δは、いずれもＰ形不
純物拡散層によって形成されているため、それが配線用
導体といえどもある程度の抵抗値（通常数百オーム−１
０００オーム）を有している。
純物拡散層によって形成されているため、それが配線用
導体といえどもある程度の抵抗値（通常数百オーム−１
０００オーム）を有している。
それら各配線専用セル２１．２２および２８の個々につ
いて、両端電極間の抵抗値をＲｏとすると、上述したよ
うに配１１！４５．４６によって接続された配線専用セ
ル２１，２２．２８により得られる尋価回路は、第４図
に示したように、抵抗値Ｒ０の並列接続となり、合成抵
抗Ｒ１／８の抵抗素子が得られる。なお、この場合のよ
うに配線専用セルを並列接続して得られる合成抵抗値は
、配線専用セル１個の両端電極間の抵抗値Ｒ０より小さ
な値となるが、本発明においては、このような場合を含
めて、配線専用セルを適当に組み合せて得られる全ての
抵抗値のものを抵抗素子ということとする。
いて、両端電極間の抵抗値をＲｏとすると、上述したよ
うに配１１！４５．４６によって接続された配線専用セ
ル２１，２２．２８により得られる尋価回路は、第４図
に示したように、抵抗値Ｒ０の並列接続となり、合成抵
抗Ｒ１／８の抵抗素子が得られる。なお、この場合のよ
うに配線専用セルを並列接続して得られる合成抵抗値は
、配線専用セル１個の両端電極間の抵抗値Ｒ０より小さ
な値となるが、本発明においては、このような場合を含
めて、配線専用セルを適当に組み合せて得られる全ての
抵抗値のものを抵抗素子ということとする。
一方、第８図において、配線専用セル領域１ａの配線専
用セル２４お上び２６の各一方の端部の電極６１と６ｇ
を配ｌＩ４フで接続するとともに、配線専用セル２４お
よびｚ５における中間の各電極５８，１５４間を配１１
４８で接続し、また配線専用セル２５および２６の他端
部の各電極５５ 、５６のそれぞれに配線４９．５０を
接続する。このように構成す、今ことによって得られる
等価回路は、第５図に示すように直列接続となり、配線
専用セル２４の電極５１ ＃ ５８間および配線用セル
２５の電極５４．５１Ｓ間の抵抗値をそれぞれＲ８とす
ると、合成抵抗（Ｒ□＋２Ｒ８）なる抵抗素子が得られ
る。第４図および第５図の並列接続および直列接続を適
当に組み合わせると、広い範囲の抵抗値を有する抵抗素
子を形成することができる。
用セル２４お上び２６の各一方の端部の電極６１と６ｇ
を配ｌＩ４フで接続するとともに、配線専用セル２４お
よびｚ５における中間の各電極５８，１５４間を配１１
４８で接続し、また配線専用セル２５および２６の他端
部の各電極５５ 、５６のそれぞれに配線４９．５０を
接続する。このように構成す、今ことによって得られる
等価回路は、第５図に示すように直列接続となり、配線
専用セル２４の電極５１ ＃ ５８間および配線用セル
２５の電極５４．５１Ｓ間の抵抗値をそれぞれＲ８とす
ると、合成抵抗（Ｒ□＋２Ｒ８）なる抵抗素子が得られ
る。第４図および第５図の並列接続および直列接続を適
当に組み合わせると、広い範囲の抵抗値を有する抵抗素
子を形成することができる。
ゲートアレイ方式による半導体装置では、同機配線専用
セルが複数個規則正しく配列されているので、配線専用
セルの抵抗値の１ばらつき”が少なく、本発明の製造方
法によって得られる抵抗素子は、例えば等差級数、等比
級数的な抵抗値をとる分圧抵抗回路等を形成せしめるの
に適している。
セルが複数個規則正しく配列されているので、配線専用
セルの抵抗値の１ばらつき”が少なく、本発明の製造方
法によって得られる抵抗素子は、例えば等差級数、等比
級数的な抵抗値をとる分圧抵抗回路等を形成せしめるの
に適している。
なお、第８図のものの構成については、説明の便宜上第
１図に示した構成のものを用いて説明したが、抵抗素子
を構成する各配線専用セルとしては、機能セルの接続に
用いない残余のものを用いるものとする。
１図に示した構成のものを用いて説明したが、抵抗素子
を構成する各配線専用セルとしては、機能セルの接続に
用いない残余のものを用いるものとする。
このように本発明の半導体装置においては、未使用の遊
休配線専用セルを適当に組み合わせることによって抵抗
素子を形成して内蔵させるようにしたものであるから、
基本集積回路構造体におけるセルの利用効率を高めるこ
ととなり、しかも従来のように抵抗素子を外付けするも
のに較べ格段と小型軽量化されることとなる。
休配線専用セルを適当に組み合わせることによって抵抗
素子を形成して内蔵させるようにしたものであるから、
基本集積回路構造体におけるセルの利用効率を高めるこ
ととなり、しかも従来のように抵抗素子を外付けするも
のに較べ格段と小型軽量化されることとなる。
また、本発明の製造方法によれば、半導体装置の製造時
に所望の抵抗素子を同時に構成することができるので、
従来よりも製造工程が簡単となり、しかも信頼性の高い
半導体装置が得られることとなる。
に所望の抵抗素子を同時に構成することができるので、
従来よりも製造工程が簡単となり、しかも信頼性の高い
半導体装置が得られることとなる。
なお、上述の実施例においては、０−ＭＯ８構造のゲー
トアレイ方式について説明したがバイポーラトランジス
タ構造のゲートアレイ方式のものであっても、同様に実
施し得ることは勿論である。
トアレイ方式について説明したがバイポーラトランジス
タ構造のゲートアレイ方式のものであっても、同様に実
施し得ることは勿論である。
次に、本発明による抵抗素子を含めて一体構成した半導
体装置を用いて構成するのに遺した回路構成例について
、カメラ等に用いられる可変基準電圧発生回路を例にと
って示したのが、第６図および第７図である。
体装置を用いて構成するのに遺した回路構成例について
、カメラ等に用いられる可変基準電圧発生回路を例にと
って示したのが、第６図および第７図である。
第６図において、この可変基準電圧発生回路は、と
ｈ等比分圧回路６１と２ｎ等比電圧発生回路６２とから
なっている。
なっている。
と
ｈ等比分圧回路６１は前段に直列接続した２ｎ等比電圧
発生回路６２の出力電圧ｖ０を入力電圧とし、これを基
準電圧にしてｈの公比の等比数列的な出力電圧を発生さ
せるために、公比％の等比数ＩＴＪ 的す抵抗値Ｒ４ｓ
Ｒ４ｓ ２Ｒ４−−−ｇｍ−１Ｒ４（ｍは正の整数）
を有する直列分圧抵抗群６８によって、前記入力電圧を
基準電圧ｖ０にして分圧し、各分圧点から第１のスイッ
チ手段６４を構成する個々の半導体スイッチ６４ Ｓ、
、 ６４ Ｓ、 −−−６４８Ｉｎを介して選択的に
各分圧電圧を出力端子ＪＩＢから出力するように構成し
である。従って前記各半導体スイッチ６４ Ｓ、７ 、
６４８．−−−６４ Ｓｒｎを制御線群ムにより選択す
ることによって公比りの等比電圧、すなわちＩＩＣＶス
テップの多数の基準電圧Ｖ、を発生させることができる
。
発生回路６２の出力電圧ｖ０を入力電圧とし、これを基
準電圧にしてｈの公比の等比数列的な出力電圧を発生さ
せるために、公比％の等比数ＩＴＪ 的す抵抗値Ｒ４ｓ
Ｒ４ｓ ２Ｒ４−−−ｇｍ−１Ｒ４（ｍは正の整数）
を有する直列分圧抵抗群６８によって、前記入力電圧を
基準電圧ｖ０にして分圧し、各分圧点から第１のスイッ
チ手段６４を構成する個々の半導体スイッチ６４ Ｓ、
、 ６４ Ｓ、 −−−６４８Ｉｎを介して選択的に
各分圧電圧を出力端子ＪＩＢから出力するように構成し
である。従って前記各半導体スイッチ６４ Ｓ、７ 、
６４８．−−−６４ Ｓｒｎを制御線群ムにより選択す
ることによって公比りの等比電圧、すなわちＩＩＣＶス
テップの多数の基準電圧Ｖ、を発生させることができる
。
また、前段の２ｎ等比電圧発生回路６２は、基準電圧ｆ
ｉ６６からの基準、電圧ｖｒ６ｆを入力電圧とした演算
増幅器６γによる係数器と、その入力抵比の等比数列的
な値を有する複数の帰還抵抗群６Ｓと、それらの個々の
抵抗を切り換えて前記演算増幅器の帰還路に介挿するた
めの半導体スイッチ６９３１．８９８．−一−６９８ｎ
からなる第８のスイッチ手段６９とから構成しである。
ｉ６６からの基準、電圧ｖｒ６ｆを入力電圧とした演算
増幅器６γによる係数器と、その入力抵比の等比数列的
な値を有する複数の帰還抵抗群６Ｓと、それらの個々の
抵抗を切り換えて前記演算増幅器の帰還路に介挿するた
めの半導体スイッチ６９３１．８９８．−一−６９８ｎ
からなる第８のスイッチ手段６９とから構成しである。
Ｒ３の特定のものを、制御１ｌｌＩＩＩＩＦＩＩＢから
のｌｌｆｆ御信号により制御される牛導体スイッチ詳６
９の半導体スイッチ６９ Ｓ、 、 ６９ Ｓ、 −−
−６９８ｎの特定の半導体スイッチにより切り換えて選
択することにより、演算増幅器６７の入力電圧すなわち
基準電圧源６６の電圧ｖｒｃ、ｆ＆：関して２ｎ等比電
圧、ナなわち−ＥＶのステップで変化する基準電圧Ｖ□
をその演算増幅器６７の出力電圧として発生させる・こ
とができる。
のｌｌｆｆ御信号により制御される牛導体スイッチ詳６
９の半導体スイッチ６９ Ｓ、 、 ６９ Ｓ、 −−
−６９８ｎの特定の半導体スイッチにより切り換えて選
択することにより、演算増幅器６７の入力電圧すなわち
基準電圧源６６の電圧ｖｒｃ、ｆ＆：関して２ｎ等比電
圧、ナなわち−ＥＶのステップで変化する基準電圧Ｖ□
をその演算増幅器６７の出力電圧として発生させる・こ
とができる。
圧発生回路６２からの基準電圧Ｖ工を、次段のＩＩＶス
テップ電圧、すなわち、の公比の等比電圧を発生するｉ
等比分圧回路６１の入力電圧となるように、それら両回
ｌａｇ、６１を直列接続したものであるから、ｉＥＶス
テップおきでしかもＩ ＥＶステップお倉の多数のステ
ップをもったカメラ等自動露出用に適した基準電圧ｖ８
を、前記各制御線群ム。
テップ電圧、すなわち、の公比の等比電圧を発生するｉ
等比分圧回路６１の入力電圧となるように、それら両回
ｌａｇ、６１を直列接続したものであるから、ｉＥＶス
テップおきでしかもＩ ＥＶステップお倉の多数のステ
ップをもったカメラ等自動露出用に適した基準電圧ｖ８
を、前記各制御線群ム。
Ｂからの制御信号により前記各館１および第２のスイッ
チ手段６４．６９を制御することによって出力端子６５
から発生させるこｋができる。
チ手段６４．６９を制御することによって出力端子６５
から発生させるこｋができる。
このような一種の簡易型ディジタル−アナログ変換回路
の全部または一部をマスタースライス方式を採用して製
造する場合に、直列分圧抵抗群６８を上述した本発明の
製造方法により配線専用セルを適当に組合わせて接続し
た抵抗素子を用いて構成することができる。また入力抵
抗Ｒ６とともに帰還抵抗＃６８もある程度のＷＡｌｌを
＃！容すれば本発明の製造方法で構成できる。
の全部または一部をマスタースライス方式を採用して製
造する場合に、直列分圧抵抗群６８を上述した本発明の
製造方法により配線専用セルを適当に組合わせて接続し
た抵抗素子を用いて構成することができる。また入力抵
抗Ｒ６とともに帰還抵抗＃６８もある程度のＷＡｌｌを
＃！容すれば本発明の製造方法で構成できる。
第７図は、第６図で説明した回路構成の変形例１あっ−
ｒ： ｓ ＃！ ６ Ｈｃ’） ％ （１） ｋ ｉよ
ノ。よ１．□路６２の構成のみが相違している。なお、
第６図と同一機能部分は、同一符号で示しである。
ｒ： ｓ ＃！ ６ Ｈｃ’） ％ （１） ｋ ｉよ
ノ。よ１．□路６２の構成のみが相違している。なお、
第６図と同一機能部分は、同一符号で示しである。
第７図において、−一比電圧発生回路６２は、複数の演
算増幅器７ Ｇ Ｄｌ ｍ ７０ Ｄｌ−−−７０Ｄｎ
による複数の係数器と、それらの係数器の出力を制御線
群Ｂからの制御信号により動作する半導体スイッチａ
９ Ｓ、 ｅ ６９８．、−−−６９８ｎによって１′
選択的に次段のｉ等比分圧回路６１に導くようにした第
２のスイッチ手段６９とによって構成されている。
算増幅器７ Ｇ Ｄｌ ｍ ７０ Ｄｌ−−−７０Ｄｎ
による複数の係数器と、それらの係数器の出力を制御線
群Ｂからの制御信号により動作する半導体スイッチａ
９ Ｓ、 ｅ ６９８．、−−−６９８ｎによって１′
選択的に次段のｉ等比分圧回路６１に導くようにした第
２のスイッチ手段６９とによって構成されている。
しかして、各係数器を構成するそれぞれの演算増幅器７
０ Ｄ、 、 ？ ｏ Ｄ、−−−フＯＤｎの増輻度決
を個々の演算増幅器による計数器により発生させあるＯ 出力電圧１声別の演算増幅器７０Ｄ１，７ρＤ、。
０ Ｄ、 、 ？ ｏ Ｄ、−−−フＯＤｎの増輻度決
を個々の演算増幅器による計数器により発生させあるＯ 出力電圧１声別の演算増幅器７０Ｄ１，７ρＤ、。
−−−７０Ｄｎによる係数器によって発生させるように
し、これらの出力を制御線群Ｂからの制御信号によって
、第８のスイッチ手段・６９の所定の牛導体スイッチを
選択動作させることにより２ｎ等よ 比電圧発生回路６２の出力として公比が２ｎの等比数列
的な多数の基準電圧Ｖ工、すなわちｉＨＶ信号を発生さ
せることができる。
し、これらの出力を制御線群Ｂからの制御信号によって
、第８のスイッチ手段・６９の所定の牛導体スイッチを
選択動作させることにより２ｎ等よ 比電圧発生回路６２の出力として公比が２ｎの等比数列
的な多数の基準電圧Ｖ工、すなわちｉＨＶ信号を発生さ
せることができる。
この場合の２ｎ等比電圧発生回路６２内の各抵抗も、そ
の回路をマ。スタースライス方式により半導体装置とし
て製造するに当り、本発明の製造方法により半導体装置
内に内翼させることは容易である。
の回路をマ。スタースライス方式により半導体装置とし
て製造するに当り、本発明の製造方法により半導体装置
内に内翼させることは容易である。
続順序を入れ換えてもよい。
以上の説明から明らかなように本発明によれば、マスタ
ースライス方式を採用して半導体装置を製造するに当り
、論理回路の構成に使用しない残余Ｉの配線専用セルを
適当に組み合わせて所望の抵抗値の抵抗素子を形成させ
るものであるから、基本集積回路構造の有効利用効率を
高めながら、１所望の抵抗値の抵抗素子を内翼させるこ
とができるので、抵抗素子の外付は作業が省略でき、製
造工程が簡単となる。、また本発明の半導体装置によれ
ば、抵抗素子を内翼した構成であるから信頼性高くしか
も従来のものよりも小形化される等優れた効果が得られ
る。
ースライス方式を採用して半導体装置を製造するに当り
、論理回路の構成に使用しない残余Ｉの配線専用セルを
適当に組み合わせて所望の抵抗値の抵抗素子を形成させ
るものであるから、基本集積回路構造の有効利用効率を
高めながら、１所望の抵抗値の抵抗素子を内翼させるこ
とができるので、抵抗素子の外付は作業が省略でき、製
造工程が簡単となる。、また本発明の半導体装置によれ
ば、抵抗素子を内翼した構成であるから信頼性高くしか
も従来のものよりも小形化される等優れた効果が得られ
る。
１１１１図はゲートアレイ方式における機能セルと配線
専用セルとの配列状態を等価回路とともに示した線図で
ある。第２図は機能セルと配線専用セルの具体的な配置
例を部分的に示した第１図の部分図、第８図は本発明の
半導体装置の構成およびその製造方法を説明するための
本発明の実施例の構成の一例を、抵抗素子の構成につい
てのみ示した部分平面図、第４図およびｇａ図は、配線
専用セルを用いて構成した抵抗素子の各員なる等価回路
例、第６図およびｊｌ！７図はそれぞれ本発明の抵抗素
子を含む半導体装置の具体的な回路例である０ １ａ〜１ｄ・・・機能セル領域、ｇａ−２ｄ・・・配線
専用セル領域、１１〜１８・・・機能セル、２１〜２６
・・・配線専用セル、８０・・・絶縁膜、８１〜８８お
よび６１〜５６・・・アルミニウム電極、４１〜５ｏ・
・・アールミニラム蒸着配線、６１・・・ｉ等比分圧回
路、６２・・・２ｎ等比圧圧発生回路、６δ・・・直列
分圧抵抗群、６４・・・第１のスイッチ手段、６４Ｓ工
〜６４ＢＩｎ・・・半導体スイッチ、６ト・・出力端子
、６６・・・基準電圧源、６７および？ＯＤ。 〜７０ＤＩｎ・・・演算増幅器、６８・・・帰還抵抗群
、６９・・・第２のスイッチ手段、６９ｓ□〜６９ｓｎ
・・・半導体スイッチ。 ＠２図 第８図 笛４１“昭 第５図
専用セルとの配列状態を等価回路とともに示した線図で
ある。第２図は機能セルと配線専用セルの具体的な配置
例を部分的に示した第１図の部分図、第８図は本発明の
半導体装置の構成およびその製造方法を説明するための
本発明の実施例の構成の一例を、抵抗素子の構成につい
てのみ示した部分平面図、第４図およびｇａ図は、配線
専用セルを用いて構成した抵抗素子の各員なる等価回路
例、第６図およびｊｌ！７図はそれぞれ本発明の抵抗素
子を含む半導体装置の具体的な回路例である０ １ａ〜１ｄ・・・機能セル領域、ｇａ−２ｄ・・・配線
専用セル領域、１１〜１８・・・機能セル、２１〜２６
・・・配線専用セル、８０・・・絶縁膜、８１〜８８お
よび６１〜５６・・・アルミニウム電極、４１〜５ｏ・
・・アールミニラム蒸着配線、６１・・・ｉ等比分圧回
路、６２・・・２ｎ等比圧圧発生回路、６δ・・・直列
分圧抵抗群、６４・・・第１のスイッチ手段、６４Ｓ工
〜６４ＢＩｎ・・・半導体スイッチ、６ト・・出力端子
、６６・・・基準電圧源、６７および？ＯＤ。 〜７０ＤＩｎ・・・演算増幅器、６８・・・帰還抵抗群
、６９・・・第２のスイッチ手段、６９ｓ□〜６９ｓｎ
・・・半導体スイッチ。 ＠２図 第８図 笛４１“昭 第５図
Claims (1)
- 【特許請求の範囲】 Ｌｍ数個の機能セルと配線専用セルとを配列し、これら
両セル間に選択的な配線処理を施すことにより各種の論
理回路を構成するゲートアレイ方式によって製造する半
導体装置において、前記論理回路の構成に使用されない
配線専用セルを適当に組み合わせて形成した所望の抵抗
値の抵抗素子を内ＩＩＩ！させたことを・・・特徴とす
る半導体装置。 １ 複膜の機能セルと配線専用セルとを配列し、これら
両セル間に選択的な配線路ＩＩな施すことにより、各種
の論理回路な構成するゲートアレイ方式によって半導体
装置を製造するに１当り、前記論理回路の構成に使用さ
れない配線専用セルを、その一部をも含めて直列接続も
しくは並列接続またはそれらの組み合わせ接続等により
所望の抵抗値となるよう配線処理して、これを所望の抵
抗値をもった抵抗素子として用いることを特徴とする牛
導体装蓋の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210607A JPS58112343A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置およびその製造方法 |
| US06/451,834 US4549131A (en) | 1981-12-26 | 1982-12-21 | Semiconductor device and technique which employs normally unused interconnection elements as resistor circuit elements |
| GB08236667A GB2113464B (en) | 1981-12-26 | 1982-12-23 | Providing resistors for a semiconductor device |
| FR8221761A FR2519189B1 (fr) | 1981-12-26 | 1982-12-24 | Dispositif semi-conducteur integre dote d'elements resistants formes par un systeme en reseau de portes, et son procede de fabrication |
| DE19823248166 DE3248166A1 (de) | 1981-12-26 | 1982-12-27 | Halbleiter-bauelement und verfahren zu seiner herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210607A JPS58112343A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58112343A true JPS58112343A (ja) | 1983-07-04 |
Family
ID=16592120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210607A Pending JPS58112343A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4549131A (ja) |
| JP (1) | JPS58112343A (ja) |
| DE (1) | DE3248166A1 (ja) |
| FR (1) | FR2519189B1 (ja) |
| GB (1) | GB2113464B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144056A (ja) * | 1984-12-18 | 1986-07-01 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS63275141A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 個性化可能な半導体チップ |
| JPH02122545A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | セミカスタム半導体集積回路の設計方法 |
| JP2006269504A (ja) * | 2005-03-22 | 2006-10-05 | Mitsumi Electric Co Ltd | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858175A (en) * | 1984-09-29 | 1989-08-15 | Kabushiki Kaisha Toshiba | Monolithic semi-custom IC having standard LSI sections and coupling gate array sections |
| JPS62257747A (ja) * | 1986-04-30 | 1987-11-10 | Fujitsu Ltd | 半導体集積回路のシユミツト回路 |
| JPS6442992A (en) * | 1987-08-08 | 1989-02-15 | Olympus Optical Co | Solid-state image pickup device |
| JPH0831581B2 (ja) * | 1988-02-19 | 1996-03-27 | 株式会社東芝 | 半導体装置 |
| US4810949A (en) * | 1988-03-28 | 1989-03-07 | Motorola, Inc. | Digitally controlled monotonic attenuator |
| US5184025A (en) * | 1988-11-14 | 1993-02-02 | Elegant Design Solutions, Inc. | Computer-controlled uninterruptible power supply |
| US5019717A (en) * | 1988-11-14 | 1991-05-28 | Elegant Design Solutions Inc. | Computer-controlled uninterruptable power supply |
| US4928160A (en) * | 1989-01-17 | 1990-05-22 | Ncr Corporation | Gate isolated base cell structure with off-grid gate polysilicon pattern |
| JP2664793B2 (ja) * | 1990-04-06 | 1997-10-22 | 株式会社東芝 | 半導体装置の製造方法 |
| US5216355A (en) * | 1990-10-25 | 1993-06-01 | Pioneer Electronic Corporation | Electronic volume controller |
| US5581098A (en) * | 1995-05-05 | 1996-12-03 | Circuit Integration Technology, Inc. | Circuit routing structure using fewer variable masks |
| US5907254A (en) * | 1996-02-05 | 1999-05-25 | Chang; Theodore H. | Reshaping periodic waveforms to a selected duty cycle |
| US6359794B1 (en) | 1999-12-01 | 2002-03-19 | Acme Electric Corporation | Battery backup power supply |
| KR101174634B1 (ko) * | 2010-07-26 | 2012-08-20 | 삼성전자주식회사 | 등비적으로 저항값이 변하는 가변 저항 및 이를 이용한 가변이득 증폭기와 가변 차단주파수 필터 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3312871A (en) * | 1964-12-23 | 1967-04-04 | Ibm | Interconnection arrangement for integrated circuits |
| DE1789137A1 (de) * | 1967-06-23 | 1973-05-03 | Rca Corp | Aus einheitszellen aufgebaute lsischaltung |
| CA1024661A (en) * | 1974-06-26 | 1978-01-17 | International Business Machines Corporation | Wireable planar integrated circuit chip structure |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| US4238724A (en) * | 1978-10-18 | 1980-12-09 | Motorola, Inc. | Pulse controlled potentiometer |
| EP0035361B1 (en) * | 1980-02-27 | 1983-07-27 | Fujitsu Limited | Semiconductor device using resistors each formed of one or more basic resistors of the same pattern |
-
1981
- 1981-12-26 JP JP56210607A patent/JPS58112343A/ja active Pending
-
1982
- 1982-12-21 US US06/451,834 patent/US4549131A/en not_active Expired - Fee Related
- 1982-12-23 GB GB08236667A patent/GB2113464B/en not_active Expired
- 1982-12-24 FR FR8221761A patent/FR2519189B1/fr not_active Expired
- 1982-12-27 DE DE19823248166 patent/DE3248166A1/de not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144056A (ja) * | 1984-12-18 | 1986-07-01 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS63275141A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 個性化可能な半導体チップ |
| JPH02122545A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | セミカスタム半導体集積回路の設計方法 |
| JP2006269504A (ja) * | 2005-03-22 | 2006-10-05 | Mitsumi Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4549131A (en) | 1985-10-22 |
| FR2519189B1 (fr) | 1986-12-05 |
| GB2113464B (en) | 1985-10-16 |
| FR2519189A1 (fr) | 1983-07-01 |
| GB2113464A (en) | 1983-08-03 |
| DE3248166A1 (de) | 1983-07-14 |
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