JPH0795590B2 - セミカスタム半導体集積回路の設計方法 - Google Patents
セミカスタム半導体集積回路の設計方法Info
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- JPH0795590B2 JPH0795590B2 JP63276468A JP27646888A JPH0795590B2 JP H0795590 B2 JPH0795590 B2 JP H0795590B2 JP 63276468 A JP63276468 A JP 63276468A JP 27646888 A JP27646888 A JP 27646888A JP H0795590 B2 JPH0795590 B2 JP H0795590B2
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 11
- 230000010354 integration Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多品種の半導体集積回路を同一の半導体基板
（下地）を用い、配線パターンを選択し、形成すること
により実現するセミカスタム半導体集積回路、特にアナ
ログ回路用のセミカスタム半導体集積回路の設計方法に
関する。
（下地）を用い、配線パターンを選択し、形成すること
により実現するセミカスタム半導体集積回路、特にアナ
ログ回路用のセミカスタム半導体集積回路の設計方法に
関する。
従来、アナログ用のセミカスタム半導体集積回路では、
トランジスタ同様、抵抗素子、容量素子等の各々の基本
セルを複数個配置して形成した半導体基板（下地）をあ
らかじめ用意しておき、コンタクト形成工程以降の布線
設計及び配線工程のみ行なえばよいので、所定の仕様に
合った半導体集積回路を短納期で得ることができる。第
４図はセミカスタム半導体集積回路の下地のレイアウト
図で、半導体チップ１上には、トランジスタ基本セル2,
抵抗基本セル3,コンデンサ基本セル４が複数個配置され
ている。アナログ回路では、種々の抵抗値を有した抵抗
素子を構成する必要があるが、従来のセミカスタム半導
体集積回路の設計方法では、用いる抵抗マクロセルの種
類は一つであった。
トランジスタ同様、抵抗素子、容量素子等の各々の基本
セルを複数個配置して形成した半導体基板（下地）をあ
らかじめ用意しておき、コンタクト形成工程以降の布線
設計及び配線工程のみ行なえばよいので、所定の仕様に
合った半導体集積回路を短納期で得ることができる。第
４図はセミカスタム半導体集積回路の下地のレイアウト
図で、半導体チップ１上には、トランジスタ基本セル2,
抵抗基本セル3,コンデンサ基本セル４が複数個配置され
ている。アナログ回路では、種々の抵抗値を有した抵抗
素子を構成する必要があるが、従来のセミカスタム半導
体集積回路の設計方法では、用いる抵抗マクロセルの種
類は一つであった。
第５図は下地に形成されている抵抗基本セルを配線によ
り、直・並列接続することだけにより、所望の抵抗値を
実現する抵抗マクロセルの従来例を示すレイアウト図
で、第５図（ａ）は抵抗基本セル３にコンタクト領域６
−1,6−２でそれぞれAlの電極配線５に接続された抵抗
基本素子を２本直列つなぎ、抵抗基本素子の抵抗値の２
倍の抵抗値を有する抵抗マクロセルを構成した例を示
し、第５図（ｂ）は、同様に２本を並列につなぎ、抵抗
基本素子の抵抗値の２分の１抵抗値を有する抵抗マクロ
セルを構成した例を示したものである。
り、直・並列接続することだけにより、所望の抵抗値を
実現する抵抗マクロセルの従来例を示すレイアウト図
で、第５図（ａ）は抵抗基本セル３にコンタクト領域６
−1,6−２でそれぞれAlの電極配線５に接続された抵抗
基本素子を２本直列つなぎ、抵抗基本素子の抵抗値の２
倍の抵抗値を有する抵抗マクロセルを構成した例を示
し、第５図（ｂ）は、同様に２本を並列につなぎ、抵抗
基本素子の抵抗値の２分の１抵抗値を有する抵抗マクロ
セルを構成した例を示したものである。
第６図は、下地に形成されている抵抗基本セルとのコン
タクトの位置を変えることだけにより、抵抗長（la,
lb）を変え、所定の抵抗値を実現する抵抗マクロセルの
従来例を示すレイアウト図である。但し、電極配線は便
宜上示していない。例えば、lb＝la/2とすると、第６図
（ｂ）に示す抵抗マクロセルの抵抗値は第６図（ａ）に
示す抵抗マクロセルの抵抗値の２分の１となる。
タクトの位置を変えることだけにより、抵抗長（la,
lb）を変え、所定の抵抗値を実現する抵抗マクロセルの
従来例を示すレイアウト図である。但し、電極配線は便
宜上示していない。例えば、lb＝la/2とすると、第６図
（ｂ）に示す抵抗マクロセルの抵抗値は第６図（ａ）に
示す抵抗マクロセルの抵抗値の２分の１となる。
このように従来のセミカスタム半導体集積回路の設計方
法では、抵抗長が一定の抵抗基本素子を直・並列接続し
てなる抵抗マクロセルを使用するやり方と、抵抗基本セ
ルと配線とのコンタクト位置により抵抗長の異なるもの
を実現する抵抗マクロセルを使用するやり方との２種類
があった。
法では、抵抗長が一定の抵抗基本素子を直・並列接続し
てなる抵抗マクロセルを使用するやり方と、抵抗基本セ
ルと配線とのコンタクト位置により抵抗長の異なるもの
を実現する抵抗マクロセルを使用するやり方との２種類
があった。
しかしながら、上述した従来のアナログ回路用のセミカ
スタム半導体集積回路の設計方法では、所定の抵抗値を
有する抵抗マクロセルを一種類しか使用しないので、 （１）基本抵抗素子を配線により直・並列接続するやり
方においては、抵抗値設定の分解能に限界があり、低抵
抗値を実現するためには、多くの基本抵抗素子の並列接
続を行なうことになり、多くの抵抗基本セルを使用する
ので、高集積度を実現し難い。
スタム半導体集積回路の設計方法では、所定の抵抗値を
有する抵抗マクロセルを一種類しか使用しないので、 （１）基本抵抗素子を配線により直・並列接続するやり
方においては、抵抗値設定の分解能に限界があり、低抵
抗値を実現するためには、多くの基本抵抗素子の並列接
続を行なうことになり、多くの抵抗基本セルを使用する
ので、高集積度を実現し難い。
（２）コンタクト位置により抵抗長を変えるやり方にお
いては、例えば、抵抗分圧による電圧設定回路または、
抵抗値の比を用いた定電流設定回路において、抵抗の相
対精度が要求されるときでも、各抵抗マクロセルの抵抗
長、コンタクト抵抗の変動により抵抗マクロセル間の抵
抗比が変動してしまうので精度をよくするのが難しい。
いては、例えば、抵抗分圧による電圧設定回路または、
抵抗値の比を用いた定電流設定回路において、抵抗の相
対精度が要求されるときでも、各抵抗マクロセルの抵抗
長、コンタクト抵抗の変動により抵抗マクロセル間の抵
抗比が変動してしまうので精度をよくするのが難しい。
という欠点がある。
従って、発明の目的は、抵抗値設定の自由度があり、か
つ、集積度を改善し、さらに相対精度の要求をも満足で
きるセミカスタム半導体集積回路の設計方法を提供する
ことにある。
つ、集積度を改善し、さらに相対精度の要求をも満足で
きるセミカスタム半導体集積回路の設計方法を提供する
ことにある。
本発明は、下地の抵抗基本セルに一対の電極配線を設け
て所定の抵抗素子を実現するセミカスタム半導体集積回
路の設計方法において、抵抗長が一定の基本抵抗素子に
組合せた第１の抵抗マクロセル及び前記第１の抵抗マク
ロセルにおける前記基本抵抗素子の並列回路の代りに前
記抵抗長が前記基本抵抗素子より小さい抵抗素子を用い
る第２の抵抗マクロセルを必要な相対精度に応じてそれ
ぞれ配置するというものである。
て所定の抵抗素子を実現するセミカスタム半導体集積回
路の設計方法において、抵抗長が一定の基本抵抗素子に
組合せた第１の抵抗マクロセル及び前記第１の抵抗マク
ロセルにおける前記基本抵抗素子の並列回路の代りに前
記抵抗長が前記基本抵抗素子より小さい抵抗素子を用い
る第２の抵抗マクロセルを必要な相対精度に応じてそれ
ぞれ配置するというものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するためのレイア
ウト図で、第１図（ａ）は1kΩの抵抗基本セル103、第
１図（ｂ）は２つの抵抗基本セル103を電極配線105によ
り並列に接続した500Ωの第１の抵抗マクロセル、第１
図（ｃ）はコンタクト工程において基本抵抗素子の抵抗
長の1/2の抵抗長となるようにコンタクト領域106−1,10
6−２間の距離を小さくした500Ωの第２の抵抗マクロセ
ルを示す。
ウト図で、第１図（ａ）は1kΩの抵抗基本セル103、第
１図（ｂ）は２つの抵抗基本セル103を電極配線105によ
り並列に接続した500Ωの第１の抵抗マクロセル、第１
図（ｃ）はコンタクト工程において基本抵抗素子の抵抗
長の1/2の抵抗長となるようにコンタクト領域106−1,10
6−２間の距離を小さくした500Ωの第２の抵抗マクロセ
ルを示す。
第２図（ａ）に示す電圧分割回路は、アナログ集積回路
に多く使用されるが、精度のよい分割を行うには抵抗の
相対精度が要求されるので、第１の抵抗マクロセルを使
用する。R1＝1kΩとして基本抵抗素子を、R2＝500Ωと
して基本抵抗素子を２個並列に接続した第１の抵抗マク
ロセルを使用すればよいのである。
に多く使用されるが、精度のよい分割を行うには抵抗の
相対精度が要求されるので、第１の抵抗マクロセルを使
用する。R1＝1kΩとして基本抵抗素子を、R2＝500Ωと
して基本抵抗素子を２個並列に接続した第１の抵抗マク
ロセルを使用すればよいのである。
第２図（ｂ）に示すエミッタホロワ回路では、抵抗R
3（＝500Ω）の精度はそれほど問題とならないので第２
のマクロセルを使用すればよい。
3（＝500Ω）の精度はそれほど問題とならないので第２
のマクロセルを使用すればよい。
第３図は本発明の第２の実施例を説明するためのレイア
ウト図である。半導体基板上に、拡散層からなる抵抗基
本セル203を形成したものを下地とし、下地に形成され
た抵抗基本セルの形状、コンタクト領域206の位置を変
えることなく、布線工程と同時にそれらの抵抗値を変更
するために、拡散層に選択的に不純物をイオン注入して
低抵抗領域207,207′を形成する。第３図（ａ）は1kΩ
の抵抗基本セルを示し、第３図（ａ）は電極配線205に
より基本抵抗素子を２本並列に接続した500Ωの第１の
抵抗マクロセルを示し、第３図（ｂ）は基本抵抗素子の
抵抗長の1/2の抵抗長となるように低抵抗領域207′を選
択的に加えた500Ωの第２の抵抗マクロセルを示す。
ウト図である。半導体基板上に、拡散層からなる抵抗基
本セル203を形成したものを下地とし、下地に形成され
た抵抗基本セルの形状、コンタクト領域206の位置を変
えることなく、布線工程と同時にそれらの抵抗値を変更
するために、拡散層に選択的に不純物をイオン注入して
低抵抗領域207,207′を形成する。第３図（ａ）は1kΩ
の抵抗基本セルを示し、第３図（ａ）は電極配線205に
より基本抵抗素子を２本並列に接続した500Ωの第１の
抵抗マクロセルを示し、第３図（ｂ）は基本抵抗素子の
抵抗長の1/2の抵抗長となるように低抵抗領域207′を選
択的に加えた500Ωの第２の抵抗マクロセルを示す。
以上の実施例において、第２の抵抗マクロセルの抵抗長
は基本抵抗素子の1/2としたが、1/2,1/3,1/4としてもよ
いのである。
は基本抵抗素子の1/2としたが、1/2,1/3,1/4としてもよ
いのである。
以上、説明したとおり、本発明をよれば必要な回路特性
に適した抵抗素子のマクロセルを同一配線設計上で選択
することにより、抵抗値設定の自由度があり、かつ素子
使用数の少ない抵抗マクロセルの使用と、基本抵抗素子
を直並列接続することにより、他の抵抗マクロセルとの
相対精度の高い抵抗マクロセルの使用とが可能であり、
各回路内での抵抗素子の使用条件に応じてマクロセルを
選択し、抵抗基本セル数の削減と抵抗の相対精度要求へ
の対応が同時に計れるという効果がある。
に適した抵抗素子のマクロセルを同一配線設計上で選択
することにより、抵抗値設定の自由度があり、かつ素子
使用数の少ない抵抗マクロセルの使用と、基本抵抗素子
を直並列接続することにより、他の抵抗マクロセルとの
相対精度の高い抵抗マクロセルの使用とが可能であり、
各回路内での抵抗素子の使用条件に応じてマクロセルを
選択し、抵抗基本セル数の削減と抵抗の相対精度要求へ
の対応が同時に計れるという効果がある。
第１図（ａ），（ｂ）及び（ｃ）はそれぞれ本発明の第
１の実施例を説明するための抵抗基本セル、第１の抵抗
マクロセル及び第２の抵抗マクロセルのレイアウト図、
第２図（ａ）は電圧分割回路の回路図、第２図（ｂ）は
エミッタホロワ回路の回路図、第３図（ａ），（ｂ）及
び（ｃ）はそれぞれ本発明の第２の実施例を説明するた
めの抵抗基本セル、第１の抵抗マクロセル及び第２の抵
抗マクロセルのレイアウト図、第４図はセミカスタム半
導体集積回路の下地のレイアウト図、第５図（ａ）及び
（ｂ）はそれぞれ基本抵抗素子の直列接続した抵抗マク
ロセル及び並列接続した抵抗マクロセルのレイアウト
図、第６図（ａ）及び（ｂ）はそれぞれ基本抵抗素子及
びコンタクト領域間の距離を基本抵抗素子より短くした
抵抗マクロセルのレイアウト図である。 １……半導体チップ、２……トランジスタ基本セル、3,
103,203……抵抗基本セル、４……コンデンサ基本セ
ル、5,105,205……電極配線、6,6−1,6−2,6′−1,6′
−2,106,106−1,106−2,206……コンタクト領域、207,2
07′……低抵抗領域。
１の実施例を説明するための抵抗基本セル、第１の抵抗
マクロセル及び第２の抵抗マクロセルのレイアウト図、
第２図（ａ）は電圧分割回路の回路図、第２図（ｂ）は
エミッタホロワ回路の回路図、第３図（ａ），（ｂ）及
び（ｃ）はそれぞれ本発明の第２の実施例を説明するた
めの抵抗基本セル、第１の抵抗マクロセル及び第２の抵
抗マクロセルのレイアウト図、第４図はセミカスタム半
導体集積回路の下地のレイアウト図、第５図（ａ）及び
（ｂ）はそれぞれ基本抵抗素子の直列接続した抵抗マク
ロセル及び並列接続した抵抗マクロセルのレイアウト
図、第６図（ａ）及び（ｂ）はそれぞれ基本抵抗素子及
びコンタクト領域間の距離を基本抵抗素子より短くした
抵抗マクロセルのレイアウト図である。 １……半導体チップ、２……トランジスタ基本セル、3,
103,203……抵抗基本セル、４……コンデンサ基本セ
ル、5,105,205……電極配線、6,6−1,6−2,6′−1,6′
−2,106,106−1,106−2,206……コンタクト領域、207,2
07′……低抵抗領域。
Claims (1)
- 【請求項１】下地に予め設けられた複数の同一寸法に設
計された抵抗基本セルから必要個数を選んで所望の抵抗
値の抵抗マクロセルを構成するセミカスタム半導体集積
回路の設計方法において、前記抵抗基本セルの両端部に
一対の電極配線を接続してなる第１の抵抗値の基本抵抗
素子より低抵抗の抵抗マクロセルを複数個使用する際
に、必要な相対精度に応じて、複数の前記基本抵抗素子
を並列接続したものと前記抵抗基本セルに、少なくとも
２の正整数をＮとして、前記第１の抵抗値のＮ分の１の
第２の抵抗値となるように一対の電極配線を設けたもの
とを使い分けそれによって相対精度と集積度の双方を確
保することを特徴とするセミカスタム半導体集積回路の
設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276468A JPH0795590B2 (ja) | 1988-10-31 | 1988-10-31 | セミカスタム半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276468A JPH0795590B2 (ja) | 1988-10-31 | 1988-10-31 | セミカスタム半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122545A JPH02122545A (ja) | 1990-05-10 |
| JPH0795590B2 true JPH0795590B2 (ja) | 1995-10-11 |
Family
ID=17569870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276468A Expired - Fee Related JPH0795590B2 (ja) | 1988-10-31 | 1988-10-31 | セミカスタム半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795590B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496351A (ja) * | 1990-08-13 | 1992-03-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP3006804B2 (ja) * | 1991-07-31 | 2000-02-07 | 日本電気株式会社 | ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法 |
| JP2792280B2 (ja) * | 1991-08-30 | 1998-09-03 | 日本電気株式会社 | マスタスライス方式プリスケーラ回路 |
| JPH06216353A (ja) * | 1993-01-14 | 1994-08-05 | Nippon Telegr & Teleph Corp <Ntt> | Ｅｃｌ回路の基本セルとその形成方法 |
| JP6284295B2 (ja) * | 2012-09-14 | 2018-02-28 | エイブリック株式会社 | 分圧回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58112343A (ja) * | 1981-12-26 | 1983-07-04 | Olympus Optical Co Ltd | 半導体装置およびその製造方法 |
| JPS6031263A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | 半導体集積回路装置 |
| JPS62134961A (ja) * | 1985-12-09 | 1987-06-18 | Fuji Electric Co Ltd | 半導体集積回路装置 |
-
1988
- 1988-10-31 JP JP63276468A patent/JPH0795590B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122545A (ja) | 1990-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |