JPS58123260A - フレ−ム同期方式 - Google Patents
フレ−ム同期方式Info
- Publication number
- JPS58123260A JPS58123260A JP57005042A JP504282A JPS58123260A JP S58123260 A JPS58123260 A JP S58123260A JP 57005042 A JP57005042 A JP 57005042A JP 504282 A JP504282 A JP 504282A JP S58123260 A JPS58123260 A JP S58123260A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- signal
- bit
- frame synchronization
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフレーム構成を有するデータ信号のフレーム同
期をとるための回路方式に関するものである。
期をとるための回路方式に関するものである。
加入者線ディジタ−伝送力−として時分割多重通信方式
があるが、この方式においては複数の通話路が′１つの
通信路を順番に使用するので送受両端局ではこの共通通
信路へ同時に接続される通話路を一致させる必要がある
。各通話路の接続は多重化９分離ゲートの開閉によって
行なうが、送端からの送出パルス列の中に各フレームの
最初を表わすフレーム同期パルスを挿入し、受端ではこ
のパルスを基準に分離ゲートの開閉時刻を決定して送受
端での各通話路の共通：、、４１ｔ４路への接続を一致
させている。これは通話を時分割多重化する場合に限ら
ず、通話以外の信号を時分割多重化する場合も同様の方
式が採用される。
があるが、この方式においては複数の通話路が′１つの
通信路を順番に使用するので送受両端局ではこの共通通
信路へ同時に接続される通話路を一致させる必要がある
。各通話路の接続は多重化９分離ゲートの開閉によって
行なうが、送端からの送出パルス列の中に各フレームの
最初を表わすフレーム同期パルスを挿入し、受端ではこ
のパルスを基準に分離ゲートの開閉時刻を決定して送受
端での各通話路の共通：、、４１ｔ４路への接続を一致
させている。これは通話を時分割多重化する場合に限ら
ず、通話以外の信号を時分割多重化する場合も同様の方
式が採用される。
第１図は従来方式によるフレーム同期方式を説明するた
めのブロック図であって、１はデータ信号の入力端子、
２はクロック信号の入力端子、５はフレーム同期信号の
出力端子である。
めのブロック図であって、１はデータ信号の入力端子、
２はクロック信号の入力端子、５はフレーム同期信号の
出力端子である。
４は端子２よりのタロツク信号により入力データ信号を
１ビツトずつシフトするＮビットシフトレジスタ、５は
Ｎビットのパターンを自分の中にもっているＮビットの
パターンと比較照合して、トリガー信号を出力するＮビ
ットパターン照合器、６はＮビットパターン照合器５か
らの照合信号をトリガー信号として、フレーム同期でフ
レームパルスを発生するフレーム同期信号発生回路であ
る。
１ビツトずつシフトするＮビットシフトレジスタ、５は
Ｎビットのパターンを自分の中にもっているＮビットの
パターンと比較照合して、トリガー信号を出力するＮビ
ットパターン照合器、６はＮビットパターン照合器５か
らの照合信号をトリガー信号として、フレーム同期でフ
レームパルスを発生するフレーム同期信号発生回路であ
る。
同回路によるフレーム同期信号の発生方式は入力データ
信号フレーム中に特殊なパターンをもつ複数のフレーム
ビットをＮビットシフトレジスタ４にクロック信号によ
って順次記憶し、そのＮビットシフトレジスタ４に記憶
されたフレームパターンを次段のＮビットパターンＭ合
器５において１ビツトおきにサーチすることにフレーム
パターンを探し、これによシフレーム同期信号発生回路
６を起動し、入力データ信号のフレーム同期信号を発生
させるものである。
信号フレーム中に特殊なパターンをもつ複数のフレーム
ビットをＮビットシフトレジスタ４にクロック信号によ
って順次記憶し、そのＮビットシフトレジスタ４に記憶
されたフレームパターンを次段のＮビットパターンＭ合
器５において１ビツトおきにサーチすることにフレーム
パターンを探し、これによシフレーム同期信号発生回路
６を起動し、入力データ信号のフレーム同期信号を発生
させるものである。
ところがこの方式によると、入力端子１から入力される
フレームビットが少数の場合であっても、データ信号中
の同一パターンの信号で誤・、１ フレームになる場合が考えられるため、かなり多数のフ
レームビットを必要とするばかシか、Ｎビットパターン
照合器においてフレーム同期に複雑な回路構成となる欠
点があった。
フレームビットが少数の場合であっても、データ信号中
の同一パターンの信号で誤・、１ フレームになる場合が考えられるため、かなり多数のフ
レームビットを必要とするばかシか、Ｎビットパターン
照合器においてフレーム同期に複雑な回路構成となる欠
点があった。
本発明は、前述した従来技術の欠点に鑑みなされたもの
であって、少数のフレームビットでしかも簡単な照合回
路で安定なフレーム同期信号の得られるフレーム同期方
式を提供するにある。
であって、少数のフレームビットでしかも簡単な照合回
路で安定なフレーム同期信号の得られるフレーム同期方
式を提供するにある。
バースト形式の伝送方式ではバースト間に信号のない区
間（ブランク区間）が発生する。バースト信号の先頭に
特定のフレームビットを挿入したデータ信号を想定する
。この場合、フレームビットはブランク区間の直後に存
在することになる。本発明はその点に着眼し、そのブラ
ンク区間を検出し、その後、最初にくるピッドパＩ−ｙ
をフレームビットパターンとみなし、これに同期してフ
レーム周期マパルスを発生することにより、供送信号の
フレーム同期信号を得るようにしたものである。すなわ
ち本発明は ・バースト信号間に存在するブランク区間
を用いてフレーム同期を行なう方式である。
間（ブランク区間）が発生する。バースト信号の先頭に
特定のフレームビットを挿入したデータ信号を想定する
。この場合、フレームビットはブランク区間の直後に存
在することになる。本発明はその点に着眼し、そのブラ
ンク区間を検出し、その後、最初にくるピッドパＩ−ｙ
をフレームビットパターンとみなし、これに同期してフ
レーム周期マパルスを発生することにより、供送信号の
フレーム同期信号を得るようにしたものである。すなわ
ち本発明は ・バースト信号間に存在するブランク区間
を用いてフレーム同期を行なう方式である。
以下、第２図に従って本発明の一実施例を詳述する。第
２図において、第１図と同一符号を付しであるもの紘同
−機能を有するものである。
２図において、第１図と同一符号を付しであるもの紘同
−機能を有するものである。
同図中、７は入力データ信号のフレームビット（Ｎｏビ
ット）のブランク区間を検出するブランク検出回路、８
はフレームビット（Ｎ１ビット）のシフトレジスタ、９
はフレームビット（Ｎ、１ビツト）のパターンを自分の
中にもっているＮ１ビットのパターンと比較照合するパ
ターン照合器、１０は入力データ信号とブランク検出回
路７の出力を入力とし、その論理積をるＡＮＤ回路で、
その出力はクロック信号により１ビツトずつシフトレジ
スタ８に入力される。
ット）のブランク区間を検出するブランク検出回路、８
はフレームビット（Ｎ１ビット）のシフトレジスタ、９
はフレームビット（Ｎ、１ビツト）のパターンを自分の
中にもっているＮ１ビットのパターンと比較照合するパ
ターン照合器、１０は入力データ信号とブランク検出回
路７の出力を入力とし、その論理積をるＡＮＤ回路で、
その出力はクロック信号により１ビツトずつシフトレジ
スタ８に入力される。
第２図に示す構成の回路によると、まず、端子１よシ入
力されるデータ信号はバースト形式であるため、ブラン
ク区間を有するやとは前述の如くである。ここで、もし
１、その入力データ信号中にフレームビット以上の信号
データなしを意味する１０“がつづ〈パターンがないに
もかかわらず、ブランク検出回路７がフレームビット（
Ｎｏ）の′０“の連続を検出すれば、その検出した区間
はブランク区間とみなせる０したがって、そのブランク
検出回路７でブランク検出後は、その出力を１Ｈ“レベ
ルに保持しておけば、ＡＮＤ回路１０を介してシフトレ
ジスタ８には１ビツトずつ順次入力データが入力される
ことになる。とのとき、入力されるデータ信号のうちフ
レームパターンはバースト信号の先頭にあるわけだから
、シフトレジスタ８が記憶最大となった時点でパターン
照合が完了したと比較判断する。このパターン照合回路
９の完了信号によりフレーム同期信号発生回路６をトリ
ガーし、そこでフレーム同期信号を発生する。その発生
されたパルスがフレーム同期パルスとして端子３よシ出
力される。このようにすれば１ビツトのフレームビット
でも安定したフレーム同期がとれる。
力されるデータ信号はバースト形式であるため、ブラン
ク区間を有するやとは前述の如くである。ここで、もし
１、その入力データ信号中にフレームビット以上の信号
データなしを意味する１０“がつづ〈パターンがないに
もかかわらず、ブランク検出回路７がフレームビット（
Ｎｏ）の′０“の連続を検出すれば、その検出した区間
はブランク区間とみなせる０したがって、そのブランク
検出回路７でブランク検出後は、その出力を１Ｈ“レベ
ルに保持しておけば、ＡＮＤ回路１０を介してシフトレ
ジスタ８には１ビツトずつ順次入力データが入力される
ことになる。とのとき、入力されるデータ信号のうちフ
レームパターンはバースト信号の先頭にあるわけだから
、シフトレジスタ８が記憶最大となった時点でパターン
照合が完了したと比較判断する。このパターン照合回路
９の完了信号によりフレーム同期信号発生回路６をトリ
ガーし、そこでフレーム同期信号を発生する。その発生
されたパルスがフレーム同期パルスとして端子３よシ出
力される。このようにすれば１ビツトのフレームビット
でも安定したフレーム同期がとれる。
上述、第２図の実施例からも明らかなように本発明によ
れば、バースト状に入力される入力データ信号のうち、
バースト状信号間の信号のないブランク区間を検出し、
そのブランク区間を検出後、最初に到来するビットをフ
レームビットとみなし、これに同期してフレーム周期で
パルスを発生することにより、伝送信号のフレーム同期
信号を得るようにしたものであるから最少１つのフレー
ムビットで、しかも簡単構成のパターン照合回路で安定
したフレーム同期をとることができる。
れば、バースト状に入力される入力データ信号のうち、
バースト状信号間の信号のないブランク区間を検出し、
そのブランク区間を検出後、最初に到来するビットをフ
レームビットとみなし、これに同期してフレーム周期で
パルスを発生することにより、伝送信号のフレーム同期
信号を得るようにしたものであるから最少１つのフレー
ムビットで、しかも簡単構成のパターン照合回路で安定
したフレーム同期をとることができる。
第１図は従来方式によるフレーム同期回路図第２図は本
発明の一実施例を示すフレーム同期回路図である。 １・・・入力データ信号端子 ２・・・クロック信号端
子 ３・・・フレーム同期信号端子 ７・・・ブランク
検出回路 ８・・・ビットシフトレジスタ９・・・ビッ
トパターン照合器 １０・・・ＡＮＤ回路回路−− 代理人弁理士 薄 １）利・′！１ 。
発明の一実施例を示すフレーム同期回路図である。 １・・・入力データ信号端子 ２・・・クロック信号端
子 ３・・・フレーム同期信号端子 ７・・・ブランク
検出回路 ８・・・ビットシフトレジスタ９・・・ビッ
トパターン照合器 １０・・・ＡＮＤ回路回路−− 代理人弁理士 薄 １）利・′！１ 。
Claims (1)
- 先頭にＮビットのフレーム信号を有し、一定の周期で入
力されるバースト状の入力データ信号から、前記周期に
同期したフレームパルスを得るフレーム方式において、
前記バースト状信号間の信号のないブランク区間を検出
し、該ブランク信号検出後に最初に得られるＮビットを
フレーム信号とみなし、これに同期してフレーム同期で
パルスを発生することにより前記入力データ信号のフレ
ーム同期信号を得ることを特徴とするフレーム同期方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005042A JPS58123260A (ja) | 1982-01-18 | 1982-01-18 | フレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005042A JPS58123260A (ja) | 1982-01-18 | 1982-01-18 | フレ−ム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123260A true JPS58123260A (ja) | 1983-07-22 |
Family
ID=11600371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005042A Pending JPS58123260A (ja) | 1982-01-18 | 1982-01-18 | フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074853A (ja) * | 1983-09-30 | 1985-04-27 | Mitsubishi Electric Corp | 波形成形装置 |
| JPS6384228A (ja) * | 1986-09-27 | 1988-04-14 | Nec Corp | クロック同期データ伝送方式 |
-
1982
- 1982-01-18 JP JP57005042A patent/JPS58123260A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074853A (ja) * | 1983-09-30 | 1985-04-27 | Mitsubishi Electric Corp | 波形成形装置 |
| JPS6384228A (ja) * | 1986-09-27 | 1988-04-14 | Nec Corp | クロック同期データ伝送方式 |
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