JPS5812330A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5812330A JPS5812330A JP56110193A JP11019381A JPS5812330A JP S5812330 A JPS5812330 A JP S5812330A JP 56110193 A JP56110193 A JP 56110193A JP 11019381 A JP11019381 A JP 11019381A JP S5812330 A JPS5812330 A JP S5812330A
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- JP
- Japan
- Prior art keywords
- region
- polycrystal
- resist film
- layer
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関する。
従来、半導体装置の製造方法では、半導体基板に形成さ
れた単結晶領域や多結晶領域、或は非晶質領域にレジス
ト膜を形成し、このレジスト膜の所定領域に窓を開口し
てこれをマスクに湿式腐食法や乾式腐食法により、単結
晶領域、多結晶領域或は非晶質領域に所望形状の溝部を
形成する工程を経て半導体装置が製造されている。しか
しながら、このような方法では所望形状の溝部を再現性
よく形成できなかった。就中、湿式腐食法による場合は
、特有の結晶方位依存性が認められる単結晶領域には所
定形状の溝部を高い形状精度で形成できない欠点があっ
た。
れた単結晶領域や多結晶領域、或は非晶質領域にレジス
ト膜を形成し、このレジスト膜の所定領域に窓を開口し
てこれをマスクに湿式腐食法や乾式腐食法により、単結
晶領域、多結晶領域或は非晶質領域に所望形状の溝部を
形成する工程を経て半導体装置が製造されている。しか
しながら、このような方法では所望形状の溝部を再現性
よく形成できなかった。就中、湿式腐食法による場合は
、特有の結晶方位依存性が認められる単結晶領域には所
定形状の溝部を高い形状精度で形成できない欠点があっ
た。
本発明は、かかる点に鑑みてなされたもので、所定形状
の溝部を高い再現性の下に容易に形成することができる
半導体装置の製造方法を見出したものである。
の溝部を高い再現性の下に容易に形成することができる
半導体装置の製造方法を見出したものである。
以下、本発明方法について説明する。
本角明方法は、半導体基板に形成された単結晶領域、多
結晶領域或は非晶質領域に欠陥領域を形成した後、この
欠陥領域に選択的にエツチングを施して溝部を成形する
工程を具備するものである。
結晶領域或は非晶質領域に欠陥領域を形成した後、この
欠陥領域に選択的にエツチングを施して溝部を成形する
工程を具備するものである。
ここで、単結晶領域とは例えば基板を構成するシリコン
基体であり、多結晶領域とは例えば基板上に形成された
多結晶シリコンからなる所定パターンの導電層であり、
また、非晶質領域とは例えば基板上に形成された絶縁領
域やフィールド領域である。
基体であり、多結晶領域とは例えば基板上に形成された
多結晶シリコンからなる所定パターンの導電層であり、
また、非晶質領域とは例えば基板上に形成された絶縁領
域やフィールド領域である。
これらの領域に欠陥領域を形成する方法としては、プラ
ズマ照射法やイオン注入法或は放射線照射法を用いるの
が望ましい。プラズマ、イオン、及び放射線の照射条件
は、欠陥を形成する単結晶領域、多結晶領域、及び非晶
質領域の形状等に応じて適宜設定するのが望ましい。
ズマ照射法やイオン注入法或は放射線照射法を用いるの
が望ましい。プラズマ、イオン、及び放射線の照射条件
は、欠陥を形成する単結晶領域、多結晶領域、及び非晶
質領域の形状等に応じて適宜設定するのが望ましい。
また、欠陥領域に施すエツチングとしては、例えば０．
３５ ｔｏｒｒのＣＦ４と０．１５ ｔＯｒｒの０゜雰
囲気中で高周波放電を行い、その際に発生するプラズマ
状態のＦラジカルによるエツチングを行うのが望ましい
。
３５ ｔｏｒｒのＣＦ４と０．１５ ｔＯｒｒの０゜雰
囲気中で高周波放電を行い、その際に発生するプラズマ
状態のＦラジカルによるエツチングを行うのが望ましい
。
次に、本発明の実施例について図面を参照して説明する
。
。
（実施例１）
第１図体）に示す如く、シリコン単結晶からなる半導体
基板１上に６０ Ｏｒ、常圧のモノシラン（ｓｉａ４）
雰囲気中でＣ、Ｖ 、 Ｄ 、 （ＣｈｅｍｉｃａｌＶ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により多結晶シリ
コン層２を厚さ約５０００Ｒ形成する。次いで、多結晶
シリコン層２の表面に０．５ ｔｏｒｒのＡｒ雰囲気下
で高周波放電を約５分間行い、その際にプラズマ状態で
発生したアルゴンイオン（Ａｉ’ｆ）或はアルゴンラジ
カルによって欠陥領域３を形成する。
基板１上に６０ Ｏｒ、常圧のモノシラン（ｓｉａ４）
雰囲気中でＣ、Ｖ 、 Ｄ 、 （ＣｈｅｍｉｃａｌＶ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により多結晶シリ
コン層２を厚さ約５０００Ｒ形成する。次いで、多結晶
シリコン層２の表面に０．５ ｔｏｒｒのＡｒ雰囲気下
で高周波放電を約５分間行い、その際にプラズマ状態で
発生したアルゴンイオン（Ａｉ’ｆ）或はアルゴンラジ
カルによって欠陥領域３を形成する。
次に、同図（Ｂ）に示す如く、欠陥領域３が形成された
多結晶シリコン層２上にレジスト膜４を形成し、このレ
ジスト膜４に多結晶シリコン層２の溝部形成予定領域に
対応して、周知の写真蝕刻法によりｕ４ａを開口する。
多結晶シリコン層２上にレジスト膜４を形成し、このレ
ジスト膜４に多結晶シリコン層２の溝部形成予定領域に
対応して、周知の写真蝕刻法によりｕ４ａを開口する。
次いで、同図（Ｃ）に斥す如く、真空度０．３５ ｔｏ
ｒｒのＣＦ、と０、１５ ｔｏｒｒのＯ１雰囲気中で高
周波放電を行い、その際にプラズマ状態で生じるＦラジ
カルにより、レジスト膜４をマスクにして欠陥領域３上
から多結晶シリコン層２中に溝部５を開口せしめる。
ｒｒのＣＦ、と０、１５ ｔｏｒｒのＯ１雰囲気中で高
周波放電を行い、その際にプラズマ状態で生じるＦラジ
カルにより、レジスト膜４をマスクにして欠陥領域３上
から多結晶シリコン層２中に溝部５を開口せしめる。
このようにして多結晶シリコン層２の所定領域に傾斜面
が約３０度の溝部５を高い形状精度でしかも再現性よく
形成することができた。
が約３０度の溝部５を高い形状精度でしかも再現性よく
形成することができた。
（実施例２）
第２図（Ａ）に示す如く、シリコン単結晶からなる半導
体基板１０の表面に、熱酸化により厚さ約１０００Ａの
酸化膜１１を形成する。次いで、酸化膜１１上よりアル
ゴンなどの不活性元素のイオンを、半導体基板１０表面
で最大の欠陥を形成せしめるように、例えば加速電圧１
００ＫＶ。
体基板１０の表面に、熱酸化により厚さ約１０００Ａの
酸化膜１１を形成する。次いで、酸化膜１１上よりアル
ゴンなどの不活性元素のイオンを、半導体基板１０表面
で最大の欠陥を形成せしめるように、例えば加速電圧１
００ＫＶ。
ドーズ量Ｉ ＸＩ Ｑ”ｍ−２の条件で照射し、欠陥領
域１２を形成する。
域１２を形成する。
次いで、同図（Ｂ）に示す如く、酸化膜１１を除去した
後、欠陥領域１２上に所定の膜厚のレジスト膜１３を形
成する。次いで、レジスト膜１３に半導体基板１０の溝
部形成予定領域に対応して周知の写真蝕刻法により窓１
３ａを開口する。
後、欠陥領域１２上に所定の膜厚のレジスト膜１３を形
成する。次いで、レジスト膜１３に半導体基板１０の溝
部形成予定領域に対応して周知の写真蝕刻法により窓１
３ａを開口する。
然る後、同図（Ｃ）に示す如く、真空度０．３５ｔｏｒ
ｒのＣＦ、とＯ，ｌ ５ ｔｏｒｒのＯ，雰囲気中で高
周波放電を施し、その際に生じるＦラジカルによりレジ
スト膜１３をマスクに欠陥領域１２を通して半導体基板
１０にエツチングを行い、溝部１４を形成する。
ｒのＣＦ、とＯ，ｌ ５ ｔｏｒｒのＯ，雰囲気中で高
周波放電を施し、その際に生じるＦラジカルによりレジ
スト膜１３をマスクに欠陥領域１２を通して半導体基板
１０にエツチングを行い、溝部１４を形成する。
このようにしてシリコン単結晶からなる半導体基板１０
の所定領域に傾斜面が約４０度の溝部１４を、高い形状
精度でしかも再現性よく形成することができた。
の所定領域に傾斜面が約４０度の溝部１４を、高い形状
精度でしかも再現性よく形成することができた。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、所定形状の溝部を高い再現性の下に容易に形
成することができるものである。
によれば、所定形状の溝部を高い再現性の下に容易に形
成することができるものである。
第１図（Ａ）乃至同図（Ｃ）は、本発明に係る半導体装
置の製造方法の一実施例を工程順に示す説明図、第２回
国乃至同図（Ｃ）は、本発明に係る半導体装置の製造方
法の他の実施例を工程順に示す説明図である。 １．１０・・・半導体基板、２・・・多結晶シリコン層
、３．１２・・・欠陥領域、４．１３・・・レジスト膜
、５．１４・・・溝部、１１・・・酸化膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） ＣＢ） （Ｃ） 第 ２ｖ１１ （Ａ） １１１１ （Ｂ） （Ｃ） ｌ
置の製造方法の一実施例を工程順に示す説明図、第２回
国乃至同図（Ｃ）は、本発明に係る半導体装置の製造方
法の他の実施例を工程順に示す説明図である。 １．１０・・・半導体基板、２・・・多結晶シリコン層
、３．１２・・・欠陥領域、４．１３・・・レジスト膜
、５．１４・・・溝部、１１・・・酸化膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） ＣＢ） （Ｃ） 第 ２ｖ１１ （Ａ） １１１１ （Ｂ） （Ｃ） ｌ
Claims (1)
- 半導体基板に形成された単結晶領域、多結晶領域、或は
非晶質領域の所定部分に欠陥領域を形成する工程と、前
記欠陥領域に選択的にエツチングを施して溝部を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110193A JPS5812330A (ja) | 1981-07-15 | 1981-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110193A JPS5812330A (ja) | 1981-07-15 | 1981-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812330A true JPS5812330A (ja) | 1983-01-24 |
Family
ID=14529404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110193A Pending JPS5812330A (ja) | 1981-07-15 | 1981-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812330A (ja) |
-
1981
- 1981-07-15 JP JP56110193A patent/JPS5812330A/ja active Pending
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