JPH0734440B2 - 半導体装置における配線形成方法 - Google Patents
半導体装置における配線形成方法Info
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- JPH0734440B2 JPH0734440B2 JP26929386A JP26929386A JPH0734440B2 JP H0734440 B2 JPH0734440 B2 JP H0734440B2 JP 26929386 A JP26929386 A JP 26929386A JP 26929386 A JP26929386 A JP 26929386A JP H0734440 B2 JPH0734440 B2 JP H0734440B2
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- wiring
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- resist pattern
- etching
- semiconductor device
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- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 46
- 238000009413 insulation Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 238000007665 sagging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- XZDIPBKBAUGFFE-UHFFFAOYSA-N 2-diazonio-5-sulfonaphthalen-1-olate;formaldehyde;phenol Chemical compound O=C.OC1=CC=CC=C1.N#[N+]C1=CC=C2C(S(=O)(=O)O)=CC=CC2=C1[O-] XZDIPBKBAUGFFE-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明は半導体装置における配線形成方法に関し、さ
らに詳細にいえば、リフトオフ法により基板上に配線を
形成する方法に関する。
らに詳細にいえば、リフトオフ法により基板上に配線を
形成する方法に関する。
〈従来の技術〉 従来から、レジストパターンを使用して配線金属を蒸着
し、その後、レジストパターンと共にその上面の金属を
除去することにより、基板上に所望形状の配線金属を残
留させる、いわゆるリフトオフ法による配線形成方法が
多用されている。
し、その後、レジストパターンと共にその上面の金属を
除去することにより、基板上に所望形状の配線金属を残
留させる、いわゆるリフトオフ法による配線形成方法が
多用されている。
上記リフトオフ法による配線形成方法としては、従来か
ら、 基板（11）の表面にレジストパターン（12）を形成
した状態で配線金属（13）を所定厚みに蒸着し、その
後、レジストパターン（12）と共にその上面の配線金属
（13）を除去する方法（第２図参照）、 基板（21）の表面に断面逆台形状のレジストパター
ン（22）を形成した状態で配線金属（23）を所定厚みに
蒸着し、その後、レジストパターン（22）と共にその上
面の配線金属（23）を除去する方法（第３図、および昭
和60年12月半導体・集積回路技術第29回シンポジウム講
演論文集「LMR−UVの反射型アライナによる露光特性」
参照）、 基板（31）の表面にスペーサ層（34）を形成した
後、レジストパターン（32）を形成して、レジストパタ
ーン（32）に対応させてスペーサ層（34）をエッチング
し、さらにスペーサ層（34）をサイドエッチングし、こ
の状態において配線金属（33）を所定厚みに蒸着し、そ
の後、レジストパターン（32）と共にその上面の配線金
属（33）を除去する方法（第４図、および昭和56年度電
子通信学界半導体・材料部門全国大会第130頁「GaAs IC
二層配線技術」参照）、および、 基板（41）の表面に第１のレジストパターン（4
2）、SiO2膜（45）、および第２のレジストパターン（4
6）をこの順に形成して第２のレジストパターン（46）
に対応させてエッチングを行なった後、第１のレジスト
パターン（42）をサイドエッチングし、この状態におい
て配線金属（43）を所定厚みに蒸着し、その後、レジス
トパターン（42）と共にその上層部分を除去する方法
（第５図参照） が提供されていた。
ら、 基板（11）の表面にレジストパターン（12）を形成
した状態で配線金属（13）を所定厚みに蒸着し、その
後、レジストパターン（12）と共にその上面の配線金属
（13）を除去する方法（第２図参照）、 基板（21）の表面に断面逆台形状のレジストパター
ン（22）を形成した状態で配線金属（23）を所定厚みに
蒸着し、その後、レジストパターン（22）と共にその上
面の配線金属（23）を除去する方法（第３図、および昭
和60年12月半導体・集積回路技術第29回シンポジウム講
演論文集「LMR−UVの反射型アライナによる露光特性」
参照）、 基板（31）の表面にスペーサ層（34）を形成した
後、レジストパターン（32）を形成して、レジストパタ
ーン（32）に対応させてスペーサ層（34）をエッチング
し、さらにスペーサ層（34）をサイドエッチングし、こ
の状態において配線金属（33）を所定厚みに蒸着し、そ
の後、レジストパターン（32）と共にその上面の配線金
属（33）を除去する方法（第４図、および昭和56年度電
子通信学界半導体・材料部門全国大会第130頁「GaAs IC
二層配線技術」参照）、および、 基板（41）の表面に第１のレジストパターン（4
2）、SiO2膜（45）、および第２のレジストパターン（4
6）をこの順に形成して第２のレジストパターン（46）
に対応させてエッチングを行なった後、第１のレジスト
パターン（42）をサイドエッチングし、この状態におい
て配線金属（43）を所定厚みに蒸着し、その後、レジス
トパターン（42）と共にその上層部分を除去する方法
（第５図参照） が提供されていた。
〈発明が解決しようとする問題点〉 上記の配線形成方法においては、レジストのダレによ
る影響を受けて、配線の上側部にバリが発生し（第２図
Ｂ参照）、その後層間絶縁を施した場合において絶縁破
壊の原因になり、ひいては、半導体装置の歩留まりが低
下してしまうという問題があるとともに、層間絶縁を施
した状態における平坦化が困難であるという問題があ
る。
る影響を受けて、配線の上側部にバリが発生し（第２図
Ｂ参照）、その後層間絶縁を施した場合において絶縁破
壊の原因になり、ひいては、半導体装置の歩留まりが低
下してしまうという問題があるとともに、層間絶縁を施
した状態における平坦化が困難であるという問題があ
る。
上記の配線形成方法においては、逆台形状のレジスト
パターン（22）の寸法精度を余り向上させることができ
ないのであるから、配線の形成精度が低下するという問
題があり、例えば、電界効果トランジスタのゲート電極
に対する配線を形成する場合には、ソース電極、ドレイ
ン電極に対する正確な相対位置を確保することが困難に
なる。また、層間絶縁を施した場合における平坦化が困
難であるという問題もある。
パターン（22）の寸法精度を余り向上させることができ
ないのであるから、配線の形成精度が低下するという問
題があり、例えば、電界効果トランジスタのゲート電極
に対する配線を形成する場合には、ソース電極、ドレイ
ン電極に対する正確な相対位置を確保することが困難に
なる。また、層間絶縁を施した場合における平坦化が困
難であるという問題もある。
上記の配線形成方法においては、サイドエッチングに
より配線金属（33）とスペーサ層（34）との間にかなり
幅が広く、しかも深い溝が形成されることになるのであ
るから、層間絶縁を施した状態における平坦化が困難に
なるという問題がある。
より配線金属（33）とスペーサ層（34）との間にかなり
幅が広く、しかも深い溝が形成されることになるのであ
るから、層間絶縁を施した状態における平坦化が困難に
なるという問題がある。
上記の配線形成方法においては、配線形成工程が複雑
化するだけでなく、層間絶縁を施した状態における平坦
化が困難であるという問題がある。
化するだけでなく、層間絶縁を施した状態における平坦
化が困難であるという問題がある。
そして、上記何れの場合においても、層間絶縁を施した
状態における平坦化が困難であるという問題を有してい
るが、この問題は、将来半導体装置の集積度を向上させ
るために多層構造を採用した場合に、断線、或は短絡等
を発生させる原因になるのであるから、到底無視するこ
とはできないのである。
状態における平坦化が困難であるという問題を有してい
るが、この問題は、将来半導体装置の集積度を向上させ
るために多層構造を採用した場合に、断線、或は短絡等
を発生させる原因になるのであるから、到底無視するこ
とはできないのである。
〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
レジストのダレの影響を受けることなく正確な配線パタ
ーンを形成することができるとともに、層間絶縁を施し
た状態における平坦化を簡単に達成することができる半
導体装置の配線形成方法を提供することを目的としてい
る。
レジストのダレの影響を受けることなく正確な配線パタ
ーンを形成することができるとともに、層間絶縁を施し
た状態における平坦化を簡単に達成することができる半
導体装置の配線形成方法を提供することを目的としてい
る。
〈問題点を解決するための手段〉 上記の目的を達成するための、この発明の配線形成方法
は、基板上に、ウェットエッチングされにくい第１のス
ペーサ層、およびウェットエッチングされやすい第２の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエッチングを施すことにより、上記
２層を垂直にエッチングし、次いでウェットエッチング
を施すことにより第２のスペーサ層をサイドエッチング
し、その後配線金属を蒸着して、レジストパターンを除
去することにより所望の配線パターンを得るものであ
る。
は、基板上に、ウェットエッチングされにくい第１のス
ペーサ層、およびウェットエッチングされやすい第２の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエッチングを施すことにより、上記
２層を垂直にエッチングし、次いでウェットエッチング
を施すことにより第２のスペーサ層をサイドエッチング
し、その後配線金属を蒸着して、レジストパターンを除
去することにより所望の配線パターンを得るものであ
る。
但し、両スペーサ層としては、互に異なる形成条件で形
成されたSiN膜であってもよい。
成されたSiN膜であってもよい。
〈作用〉 以上の配線形成方法であれば、基板上に形成された、ウ
ェットエッチングされにくい第１のスペーサ層、および
ウェットエッチングされやすい第２のスペーサ層に対し
て、所定のレジストパターンに基いてドライエッチング
を施すことにより、上記２層を垂直にエッチングし、次
いでウェットエッチングを施すことにより第２のスペー
サ層のみをサイドエッチングし、その後配線金属を蒸着
して所望の配線パターンを得ることができ、この結果、
第２のスペーサ層と配線金属との間のみに幅が狭く、か
つ浅い溝が形成されるので、レジストのダレの影響を受
けることなく高精度の配線パターンを形成することがで
きる。
ェットエッチングされにくい第１のスペーサ層、および
ウェットエッチングされやすい第２のスペーサ層に対し
て、所定のレジストパターンに基いてドライエッチング
を施すことにより、上記２層を垂直にエッチングし、次
いでウェットエッチングを施すことにより第２のスペー
サ層のみをサイドエッチングし、その後配線金属を蒸着
して所望の配線パターンを得ることができ、この結果、
第２のスペーサ層と配線金属との間のみに幅が狭く、か
つ浅い溝が形成されるので、レジストのダレの影響を受
けることなく高精度の配線パターンを形成することがで
きる。
また、両スペーサ層が、互に異なる形成条件で形成され
たSiN膜である場合にも、上記と同様の作用を行なわせ
ることができる。
たSiN膜である場合にも、上記と同様の作用を行なわせ
ることができる。
〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。
第１図はこの発明の配線形成方法の一実施例を示す工程
図である。
図である。
先ず、基板〔１〕の表面に、ウェットエッチングされに
くい第１のスペーサ層〔２〕、ウェットエッチングされ
易い第２のスペーサ層〔３〕の、およびレジストパター
ン〔２〕をこの順に形成する（第１図Ａ参照）。
くい第１のスペーサ層〔２〕、ウェットエッチングされ
易い第２のスペーサ層〔３〕の、およびレジストパター
ン〔２〕をこの順に形成する（第１図Ａ参照）。
次いで、上記レジストパターン〔４〕をマスクとしてド
ライエッチングを行なうことにより、上記両スペーサ層
〔２〕〔３〕を垂直にエッチングし、レジストパターン
〔４〕の開口部に対応する領域においれ両スペーサ層
〔２〕〔３〕を除去する（第１図Ｂ参照）。
ライエッチングを行なうことにより、上記両スペーサ層
〔２〕〔３〕を垂直にエッチングし、レジストパターン
〔４〕の開口部に対応する領域においれ両スペーサ層
〔２〕〔３〕を除去する（第１図Ｂ参照）。
その後、ウェットエッチングを行なうことにより、上記
第２のスペーサ層〔３〕のみにサイドエッチングを施す
（第１図Ｃ参照）。
第２のスペーサ層〔３〕のみにサイドエッチングを施す
（第１図Ｃ参照）。
そして、配線金属を所定厚み（上記両スペーサ層の厚み
の和とほぼ等しい厚み）に蒸着することにより、第１の
スペーサ層〔２〕の開口部に配線パターン〔５〕を形成
するとともに、残余の部分においてはレジストパターン
〔４〕の上面に所定厚みの配線金属層〔６〕を形成する
（第１図Ｄ参照）。
の和とほぼ等しい厚み）に蒸着することにより、第１の
スペーサ層〔２〕の開口部に配線パターン〔５〕を形成
するとともに、残余の部分においてはレジストパターン
〔４〕の上面に所定厚みの配線金属層〔６〕を形成する
（第１図Ｄ参照）。
したがって、その後、レジストパターン〔４〕と共に配
線金属〔６〕を除去することにより、第１図Ｅに示すよ
うに、第２のスペーサ層〔３〕と配線パターン〔５〕と
の間に幅が狭く、かつ浅い溝〔７〕が形成されることに
なり、層間絶縁（８）を施した状態において、第１図Ｆ
に示すように、表面をほぼ平坦化することができる。
線金属〔６〕を除去することにより、第１図Ｅに示すよ
うに、第２のスペーサ層〔３〕と配線パターン〔５〕と
の間に幅が狭く、かつ浅い溝〔７〕が形成されることに
なり、層間絶縁（８）を施した状態において、第１図Ｆ
に示すように、表面をほぼ平坦化することができる。
具体例に基いてさらに詳細に説明すると、基板〔１〕の
表面に、プラズマCVD法によりSiN膜を3,000Åの厚みに
形成することにより第１のスペーサ層〔２〕を形成し、
次いで、第１のスペーサ層〔２〕の表面に、プラズマCV
D法によりSiN膜を2,000Åの厚みに形成することにより
第２のスペーサ層〔３〕を形成する。但し、上記両SiN
膜の形成に当っては、形成条件を互に変化させることに
より、HF（弗酸）に対する耐性を異ならせ、HFによるウ
ェットエッチングを受けにくい第１のスペーサ層〔２〕
と、HFによるウェットエッチングを受け易い第２のスペ
ーサ層〔３〕とを形成することができる（“Characteri
zation of Plasma Silicon Nitride Layers"W.A.P.Claa
ssen、W.G.J.N.Valkenburg,F.H.P.M.Habraken,and Y.Ta
mminga;J.El;ectrochem.Soc.:SOLID-STATESCIENCE AND
TECHNOLOGY vol.130,No.12 December 1983参照）。
表面に、プラズマCVD法によりSiN膜を3,000Åの厚みに
形成することにより第１のスペーサ層〔２〕を形成し、
次いで、第１のスペーサ層〔２〕の表面に、プラズマCV
D法によりSiN膜を2,000Åの厚みに形成することにより
第２のスペーサ層〔３〕を形成する。但し、上記両SiN
膜の形成に当っては、形成条件を互に変化させることに
より、HF（弗酸）に対する耐性を異ならせ、HFによるウ
ェットエッチングを受けにくい第１のスペーサ層〔２〕
と、HFによるウェットエッチングを受け易い第２のスペ
ーサ層〔３〕とを形成することができる（“Characteri
zation of Plasma Silicon Nitride Layers"W.A.P.Claa
ssen、W.G.J.N.Valkenburg,F.H.P.M.Habraken,and Y.Ta
mminga;J.El;ectrochem.Soc.:SOLID-STATESCIENCE AND
TECHNOLOGY vol.130,No.12 December 1983参照）。
そして、上記第２のスペーサ層〔３〕の表面にレジスト
パターン〔４〕を形成した状態でCF4ガスを用いた反応
性イオンエッチングにより、両スペーサ層〔２〕〔３〕
を垂直にエッチングし、レジストパターン〔４〕の開口
部に対応する部分の基板〔１〕を露出させる。
パターン〔４〕を形成した状態でCF4ガスを用いた反応
性イオンエッチングにより、両スペーサ層〔２〕〔３〕
を垂直にエッチングし、レジストパターン〔４〕の開口
部に対応する部分の基板〔１〕を露出させる。
その後、緩衝弗酸（HF:H2O＝1:10）を用いて数十秒間ウ
ェットエッチングを行なうことにより、第２のスペーサ
層〔３〕のみを所定量だけサイドエッチングする。但
し、上記サイドエッチング量は、緩衝弗酸の緩衝度、ウ
ェットエッチング所要時間、および第２のスペーサ層
〔３〕の耐性に基いて定まるものであり、高い精度で制
御することができる。
ェットエッチングを行なうことにより、第２のスペーサ
層〔３〕のみを所定量だけサイドエッチングする。但
し、上記サイドエッチング量は、緩衝弗酸の緩衝度、ウ
ェットエッチング所要時間、および第２のスペーサ層
〔３〕の耐性に基いて定まるものであり、高い精度で制
御することができる。
次いで、配線金属としてAuを4,000Åの厚みに蒸着した
後、レジストパターン〔４〕およびその上のAu層を除去
することにより基板〔１〕の表面における配線の形成を
行なうことができた。
後、レジストパターン〔４〕およびその上のAu層を除去
することにより基板〔１〕の表面における配線の形成を
行なうことができた。
そして、以上のようにして得られた半導体装置に対して
層間絶縁を施すことにより、層間絶縁層の表面を平坦化
することができた。
層間絶縁を施すことにより、層間絶縁層の表面を平坦化
することができた。
尚、この発明は上記の実施例に限定されるものではな
く、例えば第１のスペーサ層〔２〕と第２のスペーサ層
〔３〕とを互に異なる材質で形成することが可能である
他、ウェットエッチング条件を上記実施例と異なる条件
にすることが可能であり、その他この発明の要旨を変更
しない範囲内において、種々の設計変更を施すことが可
能である。
く、例えば第１のスペーサ層〔２〕と第２のスペーサ層
〔３〕とを互に異なる材質で形成することが可能である
他、ウェットエッチング条件を上記実施例と異なる条件
にすることが可能であり、その他この発明の要旨を変更
しない範囲内において、種々の設計変更を施すことが可
能である。
〈発明の効果〉 以上のようにこの発明は、スペーサ層を２層構造とする
とともに、両スペーサ層にレジストパターンをマスクす
るとドライエッチングを施した後、上側のスペーサ層の
みにウェットエッチングを施し、その後、配線金属を蒸
着するようにしているので、レジストのダレの影響を受
けることなく正確な配線パターンを形成することができ
るとともに、層間絶縁を施した状態における表面の平坦
化を達成することができるという特有の効果を奏する。
とともに、両スペーサ層にレジストパターンをマスクす
るとドライエッチングを施した後、上側のスペーサ層の
みにウェットエッチングを施し、その後、配線金属を蒸
着するようにしているので、レジストのダレの影響を受
けることなく正確な配線パターンを形成することができ
るとともに、層間絶縁を施した状態における表面の平坦
化を達成することができるという特有の効果を奏する。
第１図はこの発明の配線形成方法の一実施例を説明する
工程図、 第２図から第５図はそれぞれ従来例を示す途中工程図。 〔１〕…基板、〔２〕…第１のスペーサ層、〔３〕…第
２のスペーサ層、〔４〕…レジストパターン、〔５〕…
配線パターン
工程図、 第２図から第５図はそれぞれ従来例を示す途中工程図。 〔１〕…基板、〔２〕…第１のスペーサ層、〔３〕…第
２のスペーサ層、〔４〕…レジストパターン、〔５〕…
配線パターン
Claims (2)
- 【請求項１】基板上に、ウェットエッチングされにくい
第１のスペーサ層、およびウェットエッチングされやす
い第２のスペーサ層をこの順に形成した後、所定のレジ
ストパターンに基いてドライエッチングを施すことによ
り、上記２層を垂直にエッチングし、次いでウェットエ
ッチングを施すことにより第２のスペーサ層をサイドエ
ッチングし、その後配線金属を蒸着して、レジストパタ
ーンを除去することを特徴とする半導体装置における配
線形成方法。 - 【請求項２】両スペーサ層が、互に異なる形成条件で形
成されたSiN膜である上記特許請求の範囲第１項記載の
半導体装置における配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26929386A JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26929386A JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122244A JPS63122244A (ja) | 1988-05-26 |
| JPH0734440B2 true JPH0734440B2 (ja) | 1995-04-12 |
Family
ID=17470329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26929386A Expired - Lifetime JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734440B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002243558A (ja) * | 2001-02-21 | 2002-08-28 | Tateyama Kagaku Kogyo Kk | 炊事具の温度検出具 |
| US8399356B2 (en) | 2008-03-28 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
-
1986
- 1986-11-12 JP JP26929386A patent/JPH0734440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63122244A (ja) | 1988-05-26 |
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