JPH03259528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03259528A JPH03259528A JP5831390A JP5831390A JPH03259528A JP H03259528 A JPH03259528 A JP H03259528A JP 5831390 A JP5831390 A JP 5831390A JP 5831390 A JP5831390 A JP 5831390A JP H03259528 A JPH03259528 A JP H03259528A
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関するものである。
従来の技術
半導体基板上に、部分的に基板と連結した上層膜を形成
する方法として、従来、第２図（ａ）〜（Ｃ）の工程順
断面図で示すような工程が知られている。
する方法として、従来、第２図（ａ）〜（Ｃ）の工程順
断面図で示すような工程が知られている。
第２図（ａ）に示すように、半導体基板５上に部分的に
基板まで貫通する開孔部を持つフォトレジストパターン
６を形成し、上層部がフォトレジスト６の開孔部の端部
で切れることを防ぐため、第２図（ｂ）に示すように、
前記フォトレジスト６の開孔部の断面形状を曲線状に加
工し、場合により、開孔部下に露出した半導体基板を、
エツチングにより表面処理した後、第２図（Ｃ）に示す
ように、前記の形状加工を施したフォトレジストパター
ン６の上から、導電体膜あるいは誘電体膜でなる上層７
を形成するというものがある。
基板まで貫通する開孔部を持つフォトレジストパターン
６を形成し、上層部がフォトレジスト６の開孔部の端部
で切れることを防ぐため、第２図（ｂ）に示すように、
前記フォトレジスト６の開孔部の断面形状を曲線状に加
工し、場合により、開孔部下に露出した半導体基板を、
エツチングにより表面処理した後、第２図（Ｃ）に示す
ように、前記の形状加工を施したフォトレジストパター
ン６の上から、導電体膜あるいは誘電体膜でなる上層７
を形成するというものがある。
発明が解決しようとする課題
しかし、従来、第２図（ｂ）のように７オトレジストパ
ターン６の開孔部断面形状を、熱処理等により加工した
場合、半導体基板５とフォトレジスト６との密着性が悪
いため、加工後の基板側の開孔部寸法へ゛が、加工前の
寸法Ａよりも広がってしまうという課題が存在する。ま
た、同じく半導体基板５とフォトレジストパターン６の
密着性の悪さから、上層膜７を形成する前に、フォトレ
ジストパターン６をマスクとし、半導体基板５をウェッ
トエツチング処理した場合、開孔部から、半導体基板５
とフォトレジスト６の界面に、エツチング液が浸透して
しまい、正常なパターン加工ができないという課題が存
在した。
ターン６の開孔部断面形状を、熱処理等により加工した
場合、半導体基板５とフォトレジスト６との密着性が悪
いため、加工後の基板側の開孔部寸法へ゛が、加工前の
寸法Ａよりも広がってしまうという課題が存在する。ま
た、同じく半導体基板５とフォトレジストパターン６の
密着性の悪さから、上層膜７を形成する前に、フォトレ
ジストパターン６をマスクとし、半導体基板５をウェッ
トエツチング処理した場合、開孔部から、半導体基板５
とフォトレジスト６の界面に、エツチング液が浸透して
しまい、正常なパターン加工ができないという課題が存
在した。
課題を解決するための手段
上記の課題を解決するために、本発明の製造方法では、
先ず半導体基板上にシリコン窒化膜を堆積し、このシリ
コン窒化膜上に、部分的に開孔部を持つフォトレジスト
パターンを形成する。次に、このフォトレジストの形成
された半導体基板を、プラズマガスにさらした後に加熱
処理することにより、フォトレジスト開孔部の断面形状
を曲線状に加工し、その上から７オトレジストの加工形
状に沿って、誘電体膜あるいは導電体膜を形成する。
先ず半導体基板上にシリコン窒化膜を堆積し、このシリ
コン窒化膜上に、部分的に開孔部を持つフォトレジスト
パターンを形成する。次に、このフォトレジストの形成
された半導体基板を、プラズマガスにさらした後に加熱
処理することにより、フォトレジスト開孔部の断面形状
を曲線状に加工し、その上から７オトレジストの加工形
状に沿って、誘電体膜あるいは導電体膜を形成する。
作用
上記の製造方法を用いた場合、フォトレジストパターン
と下層（シリコン窒化膜〉及び半導体基板と上層（シリ
コン窒化膜〉との密着性が、半導体基板上に直接フォト
レジストパターンを形成する場合より良くなるというこ
と、及びフォトレジストを、加熱処理する前に、プラズ
マガスにさらすことにより、フォトレジストの表面改質
が行われるということの相乗効果により、続く、加熱処
理に伴うフォトレジスト開孔部断面下側の寸法の広がり
が防止される。同様に、シリコン窒化膜とフォトレジス
ト、半導体基板の密着性が良いため、フォトレジストパ
ターンをマスクとし、下のシリコン窒化膜及び半導体基
板のエツチングを行った場合も、各層界面へのエツチン
グ液の浸透が防がれ、良好なパターン加工が実現できる
。
と下層（シリコン窒化膜〉及び半導体基板と上層（シリ
コン窒化膜〉との密着性が、半導体基板上に直接フォト
レジストパターンを形成する場合より良くなるというこ
と、及びフォトレジストを、加熱処理する前に、プラズ
マガスにさらすことにより、フォトレジストの表面改質
が行われるということの相乗効果により、続く、加熱処
理に伴うフォトレジスト開孔部断面下側の寸法の広がり
が防止される。同様に、シリコン窒化膜とフォトレジス
ト、半導体基板の密着性が良いため、フォトレジストパ
ターンをマスクとし、下のシリコン窒化膜及び半導体基
板のエツチングを行った場合も、各層界面へのエツチン
グ液の浸透が防がれ、良好なパターン加工が実現できる
。
実施例
第１図（ａ）〜（ｅ）は、本発明の一実施例を示す工程
順断面図で、この図にしたがい、半導体基板上に、誘電
体膜を挟み、部分的に基板とつながった導電体膜を形成
する工程を詳細に説明する。先ず、第１図（ａ）に示す
ように、半絶縁性ＧａＡｓ基板１上に、ブラズ７ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ ロｅｐｏｓｉｔｉ
ｏｎ）法により、シリコン窒化膜２を８００Ａ堆積する
。次に、第１図（ｂ）に示すように、電子線描画用フォ
トレジストＰＭＭＡ３によるパターン加工グを行う。次
に、ＲＩ Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法により、ＣＦ４ガスによるプラズマで、露出し
ている部分のシリコン窒化膜２のエツチング及び、ＰＭ
ＭＡレジスト３の改質を同時に行う。更に、窒素雰囲気
中で１７０℃、３０分間の加熱処理を行うことにより、
第１図（Ｃ）に示すように、ＰＭＭＡレジスト３の開孔
部の断面形状を曲線状に加工する。次に第１図（ｄ）に
示すように、ウェットエツチングにより、レジスト３及
びシリコン窒化膜２の開孔部に露出した半絶縁性ＧａＡ
ｓ基板１の表面を削る。次に、第１図（ｅ）に示すよう
に、前記の形状加工を施したシリコン窒化膜２及びＰＭ
ＭＡレジスト３の形成された半絶縁性ＧａＡｓ基板１の
上から、金属チタン層４を形成する。
順断面図で、この図にしたがい、半導体基板上に、誘電
体膜を挟み、部分的に基板とつながった導電体膜を形成
する工程を詳細に説明する。先ず、第１図（ａ）に示す
ように、半絶縁性ＧａＡｓ基板１上に、ブラズ７ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ ロｅｐｏｓｉｔｉ
ｏｎ）法により、シリコン窒化膜２を８００Ａ堆積する
。次に、第１図（ｂ）に示すように、電子線描画用フォ
トレジストＰＭＭＡ３によるパターン加工グを行う。次
に、ＲＩ Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法により、ＣＦ４ガスによるプラズマで、露出し
ている部分のシリコン窒化膜２のエツチング及び、ＰＭ
ＭＡレジスト３の改質を同時に行う。更に、窒素雰囲気
中で１７０℃、３０分間の加熱処理を行うことにより、
第１図（Ｃ）に示すように、ＰＭＭＡレジスト３の開孔
部の断面形状を曲線状に加工する。次に第１図（ｄ）に
示すように、ウェットエツチングにより、レジスト３及
びシリコン窒化膜２の開孔部に露出した半絶縁性ＧａＡ
ｓ基板１の表面を削る。次に、第１図（ｅ）に示すよう
に、前記の形状加工を施したシリコン窒化膜２及びＰＭ
ＭＡレジスト３の形成された半絶縁性ＧａＡｓ基板１の
上から、金属チタン層４を形成する。
なお、本実施例では、基板として半絶縁性ＧａＡｓ基板
、フォトレジストの下地誘電体膜として、プラズマＣＶ
Ｄ法によるシリコン窒化膜を用いたが、基板はこれに限
らず、また、シリコン窒化膜の厚みや堆積法もこれに限
ったものではない。
、フォトレジストの下地誘電体膜として、プラズマＣＶ
Ｄ法によるシリコン窒化膜を用いたが、基板はこれに限
らず、また、シリコン窒化膜の厚みや堆積法もこれに限
ったものではない。
さらに、形状加工を施すフォトレジストも、本実施例の
電子線直接描画用ＰＭＭＡに限ったものでない。本実施
例ではフォトレジストの形状加工のための表面改質と、
下地のシリコン窒化膜の部分的エツチングとを、ＲＩＥ
法により、ＣＦ４ガスのプラズマで同時に行ったが、エ
ツチング方法及びエツチングガスはこれに限ったもので
なく、また、両者を個別に行っても良い。
電子線直接描画用ＰＭＭＡに限ったものでない。本実施
例ではフォトレジストの形状加工のための表面改質と、
下地のシリコン窒化膜の部分的エツチングとを、ＲＩＥ
法により、ＣＦ４ガスのプラズマで同時に行ったが、エ
ツチング方法及びエツチングガスはこれに限ったもので
なく、また、両者を個別に行っても良い。
本実施例では、フォトレジストの形状加工のための熱処
理を窒素雰囲気中で１７０℃、３０分間行ったが、雰囲
気はこれに限らず、又処理温度及び時間は、レジストの
種類や得たい曲線形状により変化する。本実施例では、
開孔部下のシリコン窒化膜及び更にその下の半導体基板
のエツチングを行ったが、フォトレジスト開孔部下地の
表面処理は、これに限ったものではない。本実施例では
、上層として金属チタン膜を用いたが、他の導電体ある
いは誘電体でも良く、本実施例の物質に限ったものでは
ない。
理を窒素雰囲気中で１７０℃、３０分間行ったが、雰囲
気はこれに限らず、又処理温度及び時間は、レジストの
種類や得たい曲線形状により変化する。本実施例では、
開孔部下のシリコン窒化膜及び更にその下の半導体基板
のエツチングを行ったが、フォトレジスト開孔部下地の
表面処理は、これに限ったものではない。本実施例では
、上層として金属チタン膜を用いたが、他の導電体ある
いは誘電体でも良く、本実施例の物質に限ったものでは
ない。
発明の効果
以上のように本発明は、先ず半導体基板上に、下地とし
てシリコン窒化膜の堆積を行い、この誘電体膜上に部分
的に開孔部を持つフォトレジストパターンを形威し、そ
のレジストパターンをプラズマガスにさらして表面改質
した後に加熱処理を施すことにより、開孔部下側の寸法
を広げることなく、フォトレジスト開孔部断面形状を曲
線状に加工することを可能とし、シリコン窒化膜とフォ
トレジスト及び半導体基板との密着性の良さから、ウェ
ットエツチングを行う場合に、エツチング液の界面への
浸透を防ぎ、上部パターン通りの正常なウェットエツチ
ングを可能とするもので、その実用的効果は大なるもの
がある。
てシリコン窒化膜の堆積を行い、この誘電体膜上に部分
的に開孔部を持つフォトレジストパターンを形威し、そ
のレジストパターンをプラズマガスにさらして表面改質
した後に加熱処理を施すことにより、開孔部下側の寸法
を広げることなく、フォトレジスト開孔部断面形状を曲
線状に加工することを可能とし、シリコン窒化膜とフォ
トレジスト及び半導体基板との密着性の良さから、ウェ
ットエツチングを行う場合に、エツチング液の界面への
浸透を防ぎ、上部パターン通りの正常なウェットエツチ
ングを可能とするもので、その実用的効果は大なるもの
がある。
第１図は本発明の半導体装置の製造方法を説明するため
の工程順断面図、第２図は従来の製造方法を説明するた
めの工程順断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
シリコン窒化膜、３・・・・・・フォトレジスト（ＰＭ
ＭＡ）、４１．。 ・・・チタン、５・・・・・・半導体基板、６・・・・
・・フォトレジスト、７・・・・・・誘電体膜あるいは
導電体膜。
の工程順断面図、第２図は従来の製造方法を説明するた
めの工程順断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
シリコン窒化膜、３・・・・・・フォトレジスト（ＰＭ
ＭＡ）、４１．。 ・・・チタン、５・・・・・・半導体基板、６・・・・
・・フォトレジスト、７・・・・・・誘電体膜あるいは
導電体膜。
Claims (1)
- 半導体基板上に誘電体膜を堆積する工程と、前記誘電体
膜上に、部分的に開孔部を持つフォトレジストパターン
を形成する工程と、前記フォトレジストパターンをプラ
ズマガスにさらし、続いて、加熱処理を行い、前記フォ
トレジスト開孔部の断面形状を、曲線状に加工する工程
と、前記フォトレジストの加工形状に沿って、導電体あ
るいは誘電体を形成する工程とからなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5831390A JPH03259528A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5831390A JPH03259528A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259528A true JPH03259528A (ja) | 1991-11-19 |
Family
ID=13080766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5831390A Pending JPH03259528A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372677A (en) * | 1991-12-18 | 1994-12-13 | Kawasaki Steel Corporation | Method of manufacturing semiconductor devices |
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
-
1990
- 1990-03-09 JP JP5831390A patent/JPH03259528A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372677A (en) * | 1991-12-18 | 1994-12-13 | Kawasaki Steel Corporation | Method of manufacturing semiconductor devices |
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
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