JPS5812347A - 半導体ウエ−ハ - Google Patents
半導体ウエ−ハInfo
- Publication number
- JPS5812347A JPS5812347A JP56110196A JP11019681A JPS5812347A JP S5812347 A JPS5812347 A JP S5812347A JP 56110196 A JP56110196 A JP 56110196A JP 11019681 A JP11019681 A JP 11019681A JP S5812347 A JPS5812347 A JP S5812347A
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- JP
- Japan
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- region
- defect
- microcrystal
- semiconductor wafer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＢ集積回路が形成される半導体ウェーハに
関する。
関する。
一般に、０ＭＯ８−ＩＣ（相補絶縁？−）形半導体集積
回路）においては、不慮のサージ人力によシラ、チア、
ノ現象（またはＳＣＲ現象効果ともいう）と称される過
大電源電流保持の現象を誘起し、半導体素子の劣化ある
いは破壊管引き起こす。次に、このラッチアップ現象ｔ
オ１図に示すＣＭＯＳインバータ基本回路と第２図に示
すその輪造断面図を参照して説明する。
回路）においては、不慮のサージ人力によシラ、チア、
ノ現象（またはＳＣＲ現象効果ともいう）と称される過
大電源電流保持の現象を誘起し、半導体素子の劣化ある
いは破壊管引き起こす。次に、このラッチアップ現象ｔ
オ１図に示すＣＭＯＳインバータ基本回路と第２図に示
すその輪造断面図を参照して説明する。
ｆ ｉｉｅ ０ＭＯ８イｙ バー ｐ Ｂ、電源ｖ、ａ
、ｖＤＤ間に設けられたＮチャンネルＭＯ８）ランジス
タＴＮとＰチャンネルＭＯ８）ランジスタＴ、とで構成
され、入力端ＩＮに印加された信号の反転レベルを出力
端ＯＵＴに出力するものである。このＰチャンネルＭＯ
８）ランジスタＴ、は、第２図に示すようにＮ形半導体
基板１中にソース。
、ｖＤＤ間に設けられたＮチャンネルＭＯ８）ランジス
タＴＮとＰチャンネルＭＯ８）ランジスタＴ、とで構成
され、入力端ＩＮに印加された信号の反転レベルを出力
端ＯＵＴに出力するものである。このＰチャンネルＭＯ
８）ランジスタＴ、は、第２図に示すようにＮ形半導体
基板１中にソース。
ドレインとなるＰ中領域２．３を形成すると共に寄生チ
ャンネル防止用のＮ＋領域４，５を形成して構成され、
ＮチャンネルＭＯＢ ）ランジスタＴ、／ｉ、Ｎ形基板
１中に形成された島状のＰ形つェル領域６内にソース、
ドレインとなるＮ中領域７，８と寄生チャンネル防止用
のＰ十領域９ 、 Ｊ Ｏｆｆ形成して構成されている
。このような構造の次め、各トランジスタ間あるいはト
ランジスタＴ、と基板１、トランジスタＴＮとＰ形つェ
ル領域６との間はすべて逆バイアスされたＰＮ接合によ
シ分離されておｐ、チッグ内部を電流が流れることはな
い。
ャンネル防止用のＮ＋領域４，５を形成して構成され、
ＮチャンネルＭＯＢ ）ランジスタＴ、／ｉ、Ｎ形基板
１中に形成された島状のＰ形つェル領域６内にソース、
ドレインとなるＮ中領域７，８と寄生チャンネル防止用
のＰ十領域９ 、 Ｊ Ｏｆｆ形成して構成されている
。このような構造の次め、各トランジスタ間あるいはト
ランジスタＴ、と基板１、トランジスタＴＮとＰ形つェ
ル領域６との間はすべて逆バイアスされたＰＮ接合によ
シ分離されておｐ、チッグ内部を電流が流れることはな
い。
上記のような構造においては、回路内のいたるところで
簀生のパイポーフ形の縦形トランジスタＴＶ１ｗ Ｔｙ
□及び横形トランジスタＴＬＩ ５ＴＬ２が形成され、
これら寄生バイポーラトランジスタが活性になるような
バイアスが０ＭＯ８端子に与えられると、 ＣＭＯ８チ
ッｆｔ−流れる電流は通常のＣＭＯ８動作時とは異なる
ｌデスを通る仁とにな９．この異なるパスを通じた電流
によ〕前記う、チアラグ現象が生ずると考えられる。、
第３図線前述した寄生トランジスタＴｙ１ ＋Ｔ ９丁
、Ｔ 管考威し九αＯＳインバーダマ２ シＩ
Ｌ２ の等価回路である。図において、抵抗Ｂ！〜Ｂ、はＮ形
牛導体基板基板１０分布抵抗でＴｏり、抵抗８・〜Ｒ１
・はＰ影領域Ｃ内の分布抵抗を示している。つま９才２
図の構造では、 ＣＭＯＳインバータ部と寄生トランジ
スタによるサイリスタ部との両自路が形成されてしまう
ことを意味して−る。したがって、サージ入力等によシ
ラ、チアラグ現象が生じ申す、く、素子の劣化。
簀生のパイポーフ形の縦形トランジスタＴＶ１ｗ Ｔｙ
□及び横形トランジスタＴＬＩ ５ＴＬ２が形成され、
これら寄生バイポーラトランジスタが活性になるような
バイアスが０ＭＯ８端子に与えられると、 ＣＭＯ８チ
ッｆｔ−流れる電流は通常のＣＭＯ８動作時とは異なる
ｌデスを通る仁とにな９．この異なるパスを通じた電流
によ〕前記う、チアラグ現象が生ずると考えられる。、
第３図線前述した寄生トランジスタＴｙ１ ＋Ｔ ９丁
、Ｔ 管考威し九αＯＳインバーダマ２ シＩ
Ｌ２ の等価回路である。図において、抵抗Ｂ！〜Ｂ、はＮ形
牛導体基板基板１０分布抵抗でＴｏり、抵抗８・〜Ｒ１
・はＰ影領域Ｃ内の分布抵抗を示している。つま９才２
図の構造では、 ＣＭＯＳインバータ部と寄生トランジ
スタによるサイリスタ部との両自路が形成されてしまう
ことを意味して−る。したがって、サージ入力等によシ
ラ、チアラグ現象が生じ申す、く、素子の劣化。
破壊等の不都合が生ずる。
本発明は上記の事情に鑑みてなされたもので。
集積回路が形成される牛導体基板の素子部として活用さ
れる領域よル深い位置に微小結晶欠陥を含む領域層を設
けることによって、上記集積回路の寄生バイポーラトラ
ンジスタのエイ、り接地電流増幅率ｈ□を小さくしてサ
ージ入力の２、チア、プ現象の発生を生じさせにくくシ
、もって素子の劣化や破壊を防止し得る牛導体つェーへ
を提供することを目的とする。
れる領域よル深い位置に微小結晶欠陥を含む領域層を設
けることによって、上記集積回路の寄生バイポーラトラ
ンジスタのエイ、り接地電流増幅率ｈ□を小さくしてサ
ージ入力の２、チア、プ現象の発生を生じさせにくくシ
、もって素子の劣化や破壊を防止し得る牛導体つェーへ
を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明する。ま
ず、前述したう、チア、ノ現象の発生防止にＦｉ沓生ト
２ンジスタの増幅率ｈ□を小さくすることが有効である
ことから、第４図に一般的なバイポーラトランジスタを
示してその増幅率ｈ０の関係について説明する。すなわ
ち。
ず、前述したう、チア、ノ現象の発生防止にＦｉ沓生ト
２ンジスタの増幅率ｈ□を小さくすることが有効である
ことから、第４図に一般的なバイポーラトランジスタを
示してその増幅率ｈ０の関係について説明する。すなわ
ち。
第４図において、１１はコレクタ、１２はペース１３は
エミ、りで、上記増幅率ｈ□は と表わすことができる。
エミ、りで、上記増幅率ｈ□は と表わすことができる。
但し、 Ａ８：表面結合の冥行面積
８ ：表面再結合速度
Ｘ、二ペース厚さ
−１：工さ、夕抵抗率
り：ペース抵抗率
Ｌ□：電子拡散長
Ａｌ：エミッタ面積
Ｄ□二ペース内電子の拡散定数
である。ここで、トランジスタの少数キャリアのライフ
タイムτを大きくすれは、電子拡散長Ｌｎ、 ａ ＬＢ
、 ”メＤ１７ｒの関係からその値は大きくなり、その
結果Ｗａ記（１）式よ）増幅率ｈＦｉｌも大きくなる。
タイムτを大きくすれは、電子拡散長Ｌｎ、 ａ ＬＢ
、 ”メＤ１７ｒの関係からその値は大きくなり、その
結果Ｗａ記（１）式よ）増幅率ｈＦｉｌも大きくなる。
そこで、このライフタイムτを小さくするために本発明
にあっては牛導体ウェーハを第５図に示すような構造と
している。
にあっては牛導体ウェーハを第５図に示すような構造と
している。
すなわち、０ＭＯ３−ＩＣが形成される第５図の牛導体
ウェーハ１４において灯、素子形成表面より１例ｊＬは
Ｉｓ−！１０Ｉｓ深−位置に微小結晶欠陥を含んだ微小
結晶欠陥領域ＩＩ（図中斜−ｓ）を設ける構造としてい
る。また図において、１はＮ形層、６は前記Ｐ形つェル
領域、１６はＩＣ：Ｉｉ＆子部として活用される領域で
、通常表面から１５μの深さに和尚する。この微小結晶
欠陥領域１５は、例えＦ！、華結晶引上げ時のａ！２累
を析出させてこれを核とし、熱処理で欠陥に成長させる
ようにすれは微小結晶欠陥構造を有する領域として形成
できる。この微小結晶欠陥は通常ジルトルエ、チンダ等
で検出できるものであり、その微小結晶欠陥密＃Ｘを容
易に判別できるものである。なお、第５図のウェーハ断
面は最終熱処理工程での構造を示している。本発明は。
ウェーハ１４において灯、素子形成表面より１例ｊＬは
Ｉｓ−！１０Ｉｓ深−位置に微小結晶欠陥を含んだ微小
結晶欠陥領域ＩＩ（図中斜−ｓ）を設ける構造としてい
る。また図において、１はＮ形層、６は前記Ｐ形つェル
領域、１６はＩＣ：Ｉｉ＆子部として活用される領域で
、通常表面から１５μの深さに和尚する。この微小結晶
欠陥領域１５は、例えＦ！、華結晶引上げ時のａ！２累
を析出させてこれを核とし、熱処理で欠陥に成長させる
ようにすれは微小結晶欠陥構造を有する領域として形成
できる。この微小結晶欠陥は通常ジルトルエ、チンダ等
で検出できるものであり、その微小結晶欠陥密＃Ｘを容
易に判別できるものである。なお、第５図のウェーハ断
面は最終熱処理工程での構造を示している。本発明は。
仁の微小結晶欠陥領域１５を設けることによって少数キ
ャリアのライフタイムを小さくして寄生パイイー２トラ
ンジスタの電流増幅率ｈＦｍ Ｋ”小さくすることｔ−
特徴としている。
ャリアのライフタイムを小さくして寄生パイイー２トラ
ンジスタの電流増幅率ｈＦｍ Ｋ”小さくすることｔ−
特徴としている。
そこで、この微小結晶欠陥密度とライフタイムＴとの関
係を実験データによって求めると第６図に示すような関
係が得られた。すなわち。
係を実験データによって求めると第６図に示すような関
係が得られた。すなわち。
欠陥密度が増加するとライフタイムずれ小さくなシ、逆
に欠陥密度か減少するとライフタイムが大きくなること
である。そして、本発明の半導体ウェーノ・にありては
、微小結晶欠陥領域１６の欠陥′、Ｉ！ｊ度は１０５〜
１０７個／傷３が最適であることが４８１Ｉ明した。
に欠陥密度か減少するとライフタイムが大きくなること
である。そして、本発明の半導体ウェーノ・にありては
、微小結晶欠陥領域１６の欠陥′、Ｉ！ｊ度は１０５〜
１０７個／傷３が最適であることが４８１Ｉ明した。
上記のような最適欠陥密度を有する微小結晶欠陥領域１
５を形成した半導体ウェーノー１４ｔ−用いて前述した
第２図の０ＭＯ８−ＩＣｉ形成した場合、寄生パイポー
２トランジスタＴＬＩ Ｉ ＴＬ２はラテクルトランジ
スタであるから前記第６図に示す特性効果は１００％期
待できないが、ある割合でその増−半ｈ□を小さくする
効果が確認された。このように寄生パイポー２トランジ
スタの電流増幅率ｈｒｌ ’ｆｔ小さくすると、サージ
入力尋によるラッチアップ現象を防止できることになる
。
５を形成した半導体ウェーノー１４ｔ−用いて前述した
第２図の０ＭＯ８−ＩＣｉ形成した場合、寄生パイポー
２トランジスタＴＬＩ Ｉ ＴＬ２はラテクルトランジ
スタであるから前記第６図に示す特性効果は１００％期
待できないが、ある割合でその増−半ｈ□を小さくする
効果が確認された。このように寄生パイポー２トランジ
スタの電流増幅率ｈｒｌ ’ｆｔ小さくすると、サージ
入力尋によるラッチアップ現象を防止できることになる
。
このラッチアップ現象に対する抵抗力に和尚するラッチ
アラｆ蝋度と欠陥密度との関係を果ｍｈｍＡ、Ｂ、Ｃに
ついて集線した結果、オフ図にボすような特性が得られ
た。つまり、１ｇｌ路Ａ、Ｂ％Ｃとも微小結晶欠陥密度
が増加すると２ツテアッゾ強屓が増加している仁とがわ
かる。
アラｆ蝋度と欠陥密度との関係を果ｍｈｍＡ、Ｂ、Ｃに
ついて集線した結果、オフ図にボすような特性が得られ
た。つまり、１ｇｌ路Ａ、Ｂ％Ｃとも微小結晶欠陥密度
が増加すると２ツテアッゾ強屓が増加している仁とがわ
かる。
ｔた寄生パイポーントランジスタの増幅率’ＦＭは回路
Ａ、Ｂ、Ｃでそれぞれ異なるため、ラッテアッノ強友に
も差が出ている。微小結晶欠陥によるライフタイムの低
１が増幅率ｈ□を小さくする効果がめるのは前記第２図
の横形寄生パイポー２トランジスタＴ 、Ｔ のみ
でらシ、Ｌｊ Ｌ２ 一般にう、チアツブ強度の小さい１例えばオフ図の回路
Ｃでは、第２図の縦形寄生パイ、Ｊ？−ラド２ンジスタ
Ｔｙ１ ＊ Ｔｙ□の増幅率ｈ□が大きいためにその効
果が小さくなっている。オフ図の回路Ａ、Ｂは、上記横
形寄生パイＩ−２トランジスタＴ ｔＴ 分がラッ
チアップ強度に比較ＬＩ Ｌ２ 的大きく影響しているため微小結晶欠陥による効果が大
きくでている。また、″ｙッチアッグ強度の立ち上が９
は、（ロ）路Ａ、Ｂ、Ｃについて略欠陥密度が１０５１
ｒＡ／ｅＭＩ”位から大きくなっており、これは前述し
た領域１５の欠陥密度の最適範囲内であることがわかる
。
Ａ、Ｂ、Ｃでそれぞれ異なるため、ラッテアッノ強友に
も差が出ている。微小結晶欠陥によるライフタイムの低
１が増幅率ｈ□を小さくする効果がめるのは前記第２図
の横形寄生パイポー２トランジスタＴ 、Ｔ のみ
でらシ、Ｌｊ Ｌ２ 一般にう、チアツブ強度の小さい１例えばオフ図の回路
Ｃでは、第２図の縦形寄生パイ、Ｊ？−ラド２ンジスタ
Ｔｙ１ ＊ Ｔｙ□の増幅率ｈ□が大きいためにその効
果が小さくなっている。オフ図の回路Ａ、Ｂは、上記横
形寄生パイＩ−２トランジスタＴ ｔＴ 分がラッ
チアップ強度に比較ＬＩ Ｌ２ 的大きく影響しているため微小結晶欠陥による効果が大
きくでている。また、″ｙッチアッグ強度の立ち上が９
は、（ロ）路Ａ、Ｂ、Ｃについて略欠陥密度が１０５１
ｒＡ／ｅＭＩ”位から大きくなっており、これは前述し
た領域１５の欠陥密度の最適範囲内であることがわかる
。
なお、上記実−例では、微小結晶欠陥領域１ｊが半導体
ウェーハ１４の断面中心付近に存在するように配設して
いるが、素子形成部１６及びＰ形つ、ル領域＃を除いた
部分全部を微小結晶欠陥領域として形成してもよい。素
子形成部１σ及びＰ形り、ル領域６に微小欠陥が多数存
在するとリーク電流が増加し、電気特性を悪くする。
ウェーハ１４の断面中心付近に存在するように配設して
いるが、素子形成部１６及びＰ形つ、ル領域＃を除いた
部分全部を微小結晶欠陥領域として形成してもよい。素
子形成部１σ及びＰ形り、ル領域６に微小欠陥が多数存
在するとリーク電流が増加し、電気特性を悪くする。
以上、説明したように本発明によれば、集積回路が形成
される半導体基板の素子部として活用される領域よシ深
い位置に微小結晶欠陥を含む領域層を設けているので、
上記集積回路の寄生パイポー２トランジスタのエイツタ
接地電流増幅率に、、 を小さくしてサージ入力のツブ
チア、ｆ現象の発生を生じさせに（〈シ、もって素子の
劣化や破壊を肪止し得る信頼性のある半導体り、−ハを
提供できる。
される半導体基板の素子部として活用される領域よシ深
い位置に微小結晶欠陥を含む領域層を設けているので、
上記集積回路の寄生パイポー２トランジスタのエイツタ
接地電流増幅率に、、 を小さくしてサージ入力のツブ
チア、ｆ現象の発生を生じさせに（〈シ、もって素子の
劣化や破壊を肪止し得る信頼性のある半導体り、−ハを
提供できる。
第１図はＣＭＯ８インバータ基本回路の構成−１第２−
扛第１図の回路の半導体構造図、第３幽ハ寄生パイ／−
２トランジスタを考慮した２２図の等−価回路図、第４
図は一般的な／４イｆ−ラド・ツンジスタの構成図、第
５図は本発明の一実施例に係る半導体つ翼−）・の構造
断面図、オ６図は結晶欠陥密度とライフタイムとの両対
数関係図、オフ図は集線回路Ａ、Ｂ、Ｃにおける微小結
晶欠陥密度とラッチアップ強度との関係を示す図である
。 ６”＞Ｐ形つェル領域、１０・・・本子形成領穢、１４
・・・半導体ウェーハ、１５・・・微小結晶欠陥領域。
扛第１図の回路の半導体構造図、第３幽ハ寄生パイ／−
２トランジスタを考慮した２２図の等−価回路図、第４
図は一般的な／４イｆ−ラド・ツンジスタの構成図、第
５図は本発明の一実施例に係る半導体つ翼−）・の構造
断面図、オ６図は結晶欠陥密度とライフタイムとの両対
数関係図、オフ図は集線回路Ａ、Ｂ、Ｃにおける微小結
晶欠陥密度とラッチアップ強度との関係を示す図である
。 ６”＞Ｐ形つェル領域、１０・・・本子形成領穢、１４
・・・半導体ウェーハ、１５・・・微小結晶欠陥領域。
Claims (2)
- （１） ＣＭＯ８集積回路が形成される素子部活用領
域下に微小結晶欠陥を含む微小結晶欠陥領域を設けて上
記集積回路のラッチアラ！現象を防止してなることｆ：
％黴とする半導体ウエーノ・。 - （２） 上記微小結晶欠陥領域の欠陥密度は１０５〜
１０’個／α３であることｔ−特徴とする特許請求の範
囲オ１項記載の半導体ウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110196A JPS5812347A (ja) | 1981-07-15 | 1981-07-15 | 半導体ウエ−ハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110196A JPS5812347A (ja) | 1981-07-15 | 1981-07-15 | 半導体ウエ−ハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812347A true JPS5812347A (ja) | 1983-01-24 |
Family
ID=14529477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110196A Pending JPS5812347A (ja) | 1981-07-15 | 1981-07-15 | 半導体ウエ−ハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812347A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139670A (ja) * | 1984-12-11 | 1986-06-26 | Anelva Corp | 表面処理装置 |
| JPS6376434A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | プラズマ処理装置及びプラズマクリーニング方法 |
| JPH0383334A (ja) * | 1989-08-28 | 1991-04-09 | Tokyo Electron Ltd | プラズマ発生装置及びプラズマ処理装置 |
-
1981
- 1981-07-15 JP JP56110196A patent/JPS5812347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139670A (ja) * | 1984-12-11 | 1986-06-26 | Anelva Corp | 表面処理装置 |
| JPS6376434A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | プラズマ処理装置及びプラズマクリーニング方法 |
| JPH0383334A (ja) * | 1989-08-28 | 1991-04-09 | Tokyo Electron Ltd | プラズマ発生装置及びプラズマ処理装置 |
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