JPS58123751A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS58123751A JPS58123751A JP57006353A JP635382A JPS58123751A JP S58123751 A JPS58123751 A JP S58123751A JP 57006353 A JP57006353 A JP 57006353A JP 635382 A JP635382 A JP 635382A JP S58123751 A JPS58123751 A JP S58123751A
- Authority
- JP
- Japan
- Prior art keywords
- fpla
- gate
- logic
- array
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特に論理集積回路に関する。
第１図に論理集積回路の分類金示す。第１図中、セミカ
スタムＩＣは近年大いに注目を集めている集積回路で、
マスタスライス方式によルケートアレイやフィールドプ
ログラマブルロジック了レイ（以下、ＦＰＬＡと略す）
は共にこれに属し、フルカスタムＩＣと比較して開発期
間や費用等が非常に短く、ま２８８１．ＭＳＮと比較し
て集積度が大きいという特長を持っている。
スタムＩＣは近年大いに注目を集めている集積回路で、
マスタスライス方式によルケートアレイやフィールドプ
ログラマブルロジック了レイ（以下、ＦＰＬＡと略す）
は共にこれに属し、フルカスタムＩＣと比較して開発期
間や費用等が非常に短く、ま２８８１．ＭＳＮと比較し
て集積度が大きいという特長を持っている。
ゲートアレイとＦＰＬＡは論理回路が実現されるまでの
工程が、それぞれマスクＲＯＭとＰ−ＲＯＭに似ており
、両者の大きな差異は、ゲートアレイは最終工程（配線
）をメーカが行なうのに対し、ＦＰＬＡは最終工程（プ
ログラム装置による書赫）をユーザが行なう点である。
工程が、それぞれマスクＲＯＭとＰ−ＲＯＭに似ており
、両者の大きな差異は、ゲートアレイは最終工程（配線
）をメーカが行なうのに対し、ＦＰＬＡは最終工程（プ
ログラム装置による書赫）をユーザが行なう点である。
従って、ゲートアレイとＦＰＬＡｔ−コストの面から比
較すれば、ゲートアレイは多量少品種向、ＦＰＬＡは少
量多品橿向であるという事が言える。しかし、ＦＰＬＡ
は性能（容量、速度壜ど）の点ではゲートアレイと比べ
て劣シ、また、単安定マルチバイブレータを含む論理回
路は実現出来ないなどの欠点を持つ為、ユーザの要求す
る論理仕様を必ずしもＦＰＬＡで実現出来るとは限らな
込。少量多品種の論理回路をセミカスタムＩＣで実現す
る場合、ゲートアレイではコストが高くなり、ＰＰＬＡ
では実現出来ない場合があり、現状の七電カスタムＩＣ
の欠点の一つとなっている。
較すれば、ゲートアレイは多量少品種向、ＦＰＬＡは少
量多品橿向であるという事が言える。しかし、ＦＰＬＡ
は性能（容量、速度壜ど）の点ではゲートアレイと比べ
て劣シ、また、単安定マルチバイブレータを含む論理回
路は実現出来ないなどの欠点を持つ為、ユーザの要求す
る論理仕様を必ずしもＦＰＬＡで実現出来るとは限らな
込。少量多品種の論理回路をセミカスタムＩＣで実現す
る場合、ゲートアレイではコストが高くなり、ＰＰＬＡ
では実現出来ない場合があり、現状の七電カスタムＩＣ
の欠点の一つとなっている。
本発明はこの問題を解決し九ものであシ、ゲートアレイ
とＦＰＬＡｔ組み合わせて使用したものである。つまシ
、各品種ごとに共通な部分はゲートアレイ部によシ実現
し、各品種ごとに異なる部分？ＦＰＬＡ部で実現すれば
、従来のゲートアレイと比較して開発料等のコスｌ低減
でき、また従来のＦＰＬＡで実現出来なかり几論理回路
も実現可能となる。
とＦＰＬＡｔ組み合わせて使用したものである。つまシ
、各品種ごとに共通な部分はゲートアレイ部によシ実現
し、各品種ごとに異なる部分？ＦＰＬＡ部で実現すれば
、従来のゲートアレイと比較して開発料等のコスｌ低減
でき、また従来のＦＰＬＡで実現出来なかり几論理回路
も実現可能となる。
このように、本発明はゲートアレイのマスタ。
プ上にＦＰＬＡｔ−備え、ゲートアレイで実現される論
理回路の一部をユーザが自らＦＰＬＡ部に実現出来る事
を特徴とし、本発明によシ、少量多品種の論理回路をゲ
ートアレイによシ実現する場合に従来よシ大幅にコスト
を低減する事が可能となる。
理回路の一部をユーザが自らＦＰＬＡ部に実現出来る事
を特徴とし、本発明によシ、少量多品種の論理回路をゲ
ートアレイによシ実現する場合に従来よシ大幅にコスト
を低減する事が可能となる。
また、従来のゲートアレイと異なり回路の改良。
修正も容易となるという利点も生じる。
以下、本発明を図面に従って詳細に説明する。
第２図は従来のゲートアレイのマスタチップのプａｙり
図の一例である。マスタチップ１上には周辺に入出力バ
ッファ２，３．４および５が配列され、その内側にはト
ランジスタや抵抗などがプレイ状に配列されたトランジ
スタ（抵抗）アレイ６含有する。
図の一例である。マスタチップ１上には周辺に入出力バ
ッファ２，３．４および５が配列され、その内側にはト
ランジスタや抵抗などがプレイ状に配列されたトランジ
スタ（抵抗）アレイ６含有する。
第３図は第２図のトランジスタアイレ６としての０ＭＯ
８ゲートアレイの基本セルの一例を示している。基本セ
ルフはＰ−ｃｈＭＯ８）ランジスタ８およびＮ−ｃｈＭ
Ｏ８）ランジスタ９の各２個ずつで構成されてお〕、こ
れに、ユーザの要求に従って配線する事に二）、例えば
第４図のＮ入ＮＤゲートや第５図のインバータが得られ
る。尚、配線が変差するところは争層配線となっている
。
８ゲートアレイの基本セルの一例を示している。基本セ
ルフはＰ−ｃｈＭＯ８）ランジスタ８およびＮ−ｃｈＭ
Ｏ８）ランジスタ９の各２個ずつで構成されてお〕、こ
れに、ユーザの要求に従って配線する事に二）、例えば
第４図のＮ入ＮＤゲートや第５図のインバータが得られ
る。尚、配線が変差するところは争層配線となっている
。
第６図は従来のＦＰＬＡのブロック図の一例である０図
に示すＦＰＬＡは、任意の入力の組み合わせの論理積を
得ゐＡＮＤニアレイ１０と、それらの出力の論理和を得
るＱＲアレイ１１との二段構成であ、り、ＡＮＤアレイ
１０およびＯＲアレイにマトリクス状に備えられ死生導
体素子の接続・非接続によシＡＮＤゲート、ＯＲゲー）
、ＮＡＮＤゲート等のゲートの組み合わせで与えられる
論理回路を実現出来る。尚、１２は外部入力端子、１３
は入力デコーダ、１４はＯＲドライバ、１５は出力バッ
７ア一そして１６は外部出力端子である。
に示すＦＰＬＡは、任意の入力の組み合わせの論理積を
得ゐＡＮＤニアレイ１０と、それらの出力の論理和を得
るＱＲアレイ１１との二段構成であ、り、ＡＮＤアレイ
１０およびＯＲアレイにマトリクス状に備えられ死生導
体素子の接続・非接続によシＡＮＤゲート、ＯＲゲー）
、ＮＡＮＤゲート等のゲートの組み合わせで与えられる
論理回路を実現出来る。尚、１２は外部入力端子、１３
は入力デコーダ、１４はＯＲドライバ、１５は出力バッ
７ア一そして１６は外部出力端子である。
第７図に本発明によるＦＰＬＡを内蔵したゲートアレイ
のブロック図を示す、マスタチップ１６上には、周辺に
入出力バッファ１７．１８および１９が配列され、その
内側にトランジスタ（抵Ｋ）７レイ２０及びＦＰＬＡ２
１が配置されている。メーカにおいては、入出力バッフ
ァ１７−１９とプレイｆＡＳ２０問および入出力バッフ
ァ１７〜１９とＦＰＬＡ部２１間、そしてプレイ部２０
の内部ならびにＦＰＬＡ部２１部内１の配線をそれぞれ
行ない、ＦＰＬＡ部２１部内１グラム（書込み）はニー
ずが行なう。
のブロック図を示す、マスタチップ１６上には、周辺に
入出力バッファ１７．１８および１９が配列され、その
内側にトランジスタ（抵Ｋ）７レイ２０及びＦＰＬＡ２
１が配置されている。メーカにおいては、入出力バッフ
ァ１７−１９とプレイｆＡＳ２０問および入出力バッフ
ァ１７〜１９とＦＰＬＡ部２１間、そしてプレイ部２０
の内部ならびにＦＰＬＡ部２１部内１の配線をそれぞれ
行ない、ＦＰＬＡ部２１部内１グラム（書込み）はニー
ずが行なう。
例えば第６図、第７図はそれぞれ本発明の実施例を示す
１０進カウンタおよび６進カウンタの回路図であるが、
これらを従来のゲートアレイのみで実現するには、２種
類の半導体チップが必要となる。ところがこれｔ本発明
によるＦＰＬＡ内蔵のゲートアレイで実現すれば、第６
図、Ｉ！７図の１０進、６進カウンタは１ｓ類の半導体
チップで済む。
１０進カウンタおよび６進カウンタの回路図であるが、
これらを従来のゲートアレイのみで実現するには、２種
類の半導体チップが必要となる。ところがこれｔ本発明
によるＦＰＬＡ内蔵のゲートアレイで実現すれば、第６
図、Ｉ！７図の１０進、６進カウンタは１ｓ類の半導体
チップで済む。
すなわち、フリップフ四ツブを内蔵したＦＰＬＡ部５０
にクロック端子５１からクロ、り信号を供給することに
よ）、例えば４つの出力５３ｔ−取り出して１６進のカ
ウンタが構成される。これ全１０進又は６進カウントと
して使うには翫それぞれ２゜４ビ、ト目および２，３ビ
ヅト目の出力を検出してリセットをかける必要がある。
にクロック端子５１からクロ、り信号を供給することに
よ）、例えば４つの出力５３ｔ−取り出して１６進のカ
ウンタが構成される。これ全１０進又は６進カウントと
して使うには翫それぞれ２゜４ビ、ト目および２，３ビ
ヅト目の出力を検出してリセットをかける必要がある。
ＡＮＤゲート６１を含むゲートアレイ部６０への入力供
給は％ＦＰＬＡ部５０同でプログラムにより自由に設定
できる。
給は％ＦＰＬＡ部５０同でプログラムにより自由に設定
できる。
従って、ユーザーはＦＰＬＡ部５０ｔプログラムするこ
とによ〕、第８図でＦｉ２および４ビ、ト目の出力をゲ
ートアレイ部６０へ供給し、ｗＥ９図では２および３ビ
ツト目の出力をゲートアレイ部６０へ供給することがで
きる。ＡＮＤゲート６１の出力は、ＦＰＬＡ部５０のリ
セット端子５２へ供給され、所望のカウンタが形成され
る。つまｐＨ種類の半導体チＶブで、ユーザーのプログ
ラムによシ２つのカウンタができる。
とによ〕、第８図でＦｉ２および４ビ、ト目の出力をゲ
ートアレイ部６０へ供給し、ｗＥ９図では２および３ビ
ツト目の出力をゲートアレイ部６０へ供給することがで
きる。ＡＮＤゲート６１の出力は、ＦＰＬＡ部５０のリ
セット端子５２へ供給され、所望のカウンタが形成され
る。つまｐＨ種類の半導体チＶブで、ユーザーのプログ
ラムによシ２つのカウンタができる。
尚、本発明はカウンタで説明したが、もつと複雑な模能
をもつ論理回路に対して本発明は非常に有効となる。す
なわち、共通の信号処理回路はゲートアレイ等でつ＜夛
、その信号処理回路へ信号を加えるタイミング等をＦＰ
ＬＡ部でプログラムすることによシ、多品種のものがで
きた〕、基本性能は同様であるが、それに付随した機能
會任意に追加できる。
をもつ論理回路に対して本発明は非常に有効となる。す
なわち、共通の信号処理回路はゲートアレイ等でつ＜夛
、その信号処理回路へ信号を加えるタイミング等をＦＰ
ＬＡ部でプログラムすることによシ、多品種のものがで
きた〕、基本性能は同様であるが、それに付随した機能
會任意に追加できる。
第１図は論理集積回路の分類を示す系統図、第２図は従
来のゲートアレイ・マスタチップのプロ、り図、第３図
はトランジスタプレイの基本セル構成図、！４図は第３
図のセルを用いて構成したＮＡＮＤゲート図、第５図は
第３図のセルを用いたインバータの構成図、第６図は従
来のＦＰＬ人のブロック図、第７図は本発明による論理
回路チップのプロ、り図、第８図および第９図は本発明
の実施例を示す構成図である。 １８．１９・・・・・・入出力ゲー）％ ６＝ ２０・
山・・トランジスタアレイ部、７・・・・・・基本セル
、８・・・・・・Ｐ−ｃｈＭＯ８）ランジスタ、９・山
・・Ｎ−ｃｈＭＯ８）ランジスタ、１０・・・・・・Ａ
ＮＤアレイ、１１・山・・ＯＲ丁レイ、１２・・・・・
・入力端子、１３・・川・入力デコーダ、１４・・・・
・・ＯＲドライバ％１５・・・・・・出カバ、ファ、１
６・・・・・・出力端子％５０・・・・・・ＦＰＬＡ部
％５１・・・・・・入力端子、５２・・・・・・リセッ
ト端子、５３・・・・・・出力端子−６０・・・・・・
ゲートアレイ部、６１・・・・・・ＡＮＤゲー ト。 卓 １ ＠ −し ＃２ 面 第３ｒｉ！Ｊ ９４ｍ ＃−５図 率６ 聞 Ｊ ７ 凹
来のゲートアレイ・マスタチップのプロ、り図、第３図
はトランジスタプレイの基本セル構成図、！４図は第３
図のセルを用いて構成したＮＡＮＤゲート図、第５図は
第３図のセルを用いたインバータの構成図、第６図は従
来のＦＰＬ人のブロック図、第７図は本発明による論理
回路チップのプロ、り図、第８図および第９図は本発明
の実施例を示す構成図である。 １８．１９・・・・・・入出力ゲー）％ ６＝ ２０・
山・・トランジスタアレイ部、７・・・・・・基本セル
、８・・・・・・Ｐ−ｃｈＭＯ８）ランジスタ、９・山
・・Ｎ−ｃｈＭＯ８）ランジスタ、１０・・・・・・Ａ
ＮＤアレイ、１１・山・・ＯＲ丁レイ、１２・・・・・
・入力端子、１３・・川・入力デコーダ、１４・・・・
・・ＯＲドライバ％１５・・・・・・出カバ、ファ、１
６・・・・・・出力端子％５０・・・・・・ＦＰＬＡ部
％５１・・・・・・入力端子、５２・・・・・・リセッ
ト端子、５３・・・・・・出力端子−６０・・・・・・
ゲートアレイ部、６１・・・・・・ＡＮＤゲー ト。 卓 １ ＠ −し ＃２ 面 第３ｒｉ！Ｊ ９４ｍ ＃−５図 率６ 聞 Ｊ ７ 凹
Claims (1)
- トランジスタや抵抗などの素子がプレイ状に配列され所
足の配線全行なって所望の論理仕様を実現する第一の論
理集積回路部分と、マ） ＩＪクス状に配列された多数
の半導体素子およびその周辺回路を有し外部からのプロ
グラムにょシ所望の論理回路を実現する第二の論理集積
回路部分とを一つのチップ上に一体化し念ことｆ：特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006353A JPS58123751A (ja) | 1982-01-19 | 1982-01-19 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006353A JPS58123751A (ja) | 1982-01-19 | 1982-01-19 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123751A true JPS58123751A (ja) | 1983-07-23 |
Family
ID=11635997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006353A Pending JPS58123751A (ja) | 1982-01-19 | 1982-01-19 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150662A (ja) * | 1984-01-18 | 1985-08-08 | Hitachi Ltd | 半導体集積論理装置 |
-
1982
- 1982-01-19 JP JP57006353A patent/JPS58123751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150662A (ja) * | 1984-01-18 | 1985-08-08 | Hitachi Ltd | 半導体集積論理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3392062B2 (ja) | 集積回路 | |
| JPH06508480A (ja) | マスクによってプログラム可能なゲートアレイ用の基本セル構造 | |
| JPS61183738A (ja) | Ｃｍｏｓトランジスタからなる全加算器回路 | |
| US4644192A (en) | Programmable array logic with shared product terms and J-K registered outputs | |
| US4706266A (en) | Dual mode-increment/decrement N-bit counter register | |
| US4858175A (en) | Monolithic semi-custom IC having standard LSI sections and coupling gate array sections | |
| JPS59220948A (ja) | 半導体装置 | |
| JPS60169150A (ja) | 集積回路 | |
| JPH0253949B2 (ja) | ||
| JPS5844741A (ja) | 半導体集積回路 | |
| JPS632352A (ja) | 半導体装置 | |
| JPS6095935A (ja) | ゲ−トアレイ集積回路装置 | |
| JPS60251643A (ja) | 半導体ゲ−トアレイ装置 | |
| JPH03265311A (ja) | ３状態ｉ／ｏバッファ制御回路 | |
| JPH0580829B2 (ja) | ||
| JPS63215052A (ja) | 半導体集積回路装置 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JP2671537B2 (ja) | 半導体集積回路 | |
| JP3084740B2 (ja) | 半導体集積回路 | |
| JPS62254445A (ja) | アナログ・デイジタル半導体集積回路 | |
| JPH02278765A (ja) | 半導体集積回路装置 | |
| JPH073836B2 (ja) | 半導体集積回路 | |
| JPS6022356A (ja) | 大規模集積回路 | |
| JPH0750741B2 (ja) | 半導体集積回路 | |
| JPS6132456A (ja) | スタンダ−ド・セル集積回路の製造方法 |