JPH0750741B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0750741B2 JPH0750741B2 JP60037519A JP3751985A JPH0750741B2 JP H0750741 B2 JPH0750741 B2 JP H0750741B2 JP 60037519 A JP60037519 A JP 60037519A JP 3751985 A JP3751985 A JP 3751985A JP H0750741 B2 JPH0750741 B2 JP H0750741B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- circuit block
- block
- blocks
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はチップの機能がプログラマブルな半導体集積回
路に関する。
路に関する。
近年、小量多品種の要求に伴ない、次の様なLSIが出現
している。
している。
（１）標準セル方式 LSI内に使用される基本的な論理機能を有する回路ブロ
ックを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロックを配置・配線し、所望の最
終製品を得る。
ックを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロックを配置・配線し、所望の最
終製品を得る。
（２）ゲートアレイ方式 論理ゲートを構成する基本回路を予めウエハー上にアレ
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によって配線パターンを決定し、所望のLSI
を得る。
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によって配線パターンを決定し、所望のLSI
を得る。
これらは、完全手設計のLSIに比べて、開発期間が短い
ものの、LSIの機能を決定する個別設計が終了してか
ら、LSIが完成するまでの間にマスク製造工程及びリソ
グラフィー技術を用いたウエハー加工工程が必要であ
る。このため、個別設計終了から最終LSI完成まで数週
間〜数カ月かかるという問題がある。
ものの、LSIの機能を決定する個別設計が終了してか
ら、LSIが完成するまでの間にマスク製造工程及びリソ
グラフィー技術を用いたウエハー加工工程が必要であ
る。このため、個別設計終了から最終LSI完成まで数週
間〜数カ月かかるという問題がある。
これに対し、本出願人により次の方法が提案されている
（特願昭58−157718号）。
（特願昭58−157718号）。
即ち、第４図に示す如く、１つ以上の論理機能素子によ
り構成された複数の回路ブロック11a,11b,…11nが予め
専用ICの手法により基板に作り込まれ、各回路ブロック
の入力信号及び出力信号が電気的にON,OFF状態を書き込
めるスイッチマトリクス上に導びかれ、各回路ブロック
の全ての出力信号が全ての入力信号にE2PROMや１ビット
メモリーを備えたMOSFET等のスイッチ素子14を介して接
続可能となっている。13は回路ブロック列11a,11b…に
対し垂直方向に設けられた第１の配線12は、回路ブロッ
ク列に対し平行方向に設けられた第２の配線である。
り構成された複数の回路ブロック11a,11b,…11nが予め
専用ICの手法により基板に作り込まれ、各回路ブロック
の入力信号及び出力信号が電気的にON,OFF状態を書き込
めるスイッチマトリクス上に導びかれ、各回路ブロック
の全ての出力信号が全ての入力信号にE2PROMや１ビット
メモリーを備えたMOSFET等のスイッチ素子14を介して接
続可能となっている。13は回路ブロック列11a,11b…に
対し垂直方向に設けられた第１の配線12は、回路ブロッ
ク列に対し平行方向に設けられた第２の配線である。
この方法によれば、フィールドプログラマブルであるた
め、ユーザが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著るしく早く手にす
ることができる。しかも、ある定まった論理機能を有す
る論理ブロックの入力信号と出力信号を接続するという
形成でLSIの設計を行なうことができ、ボード上での論
理設計に慣れた設計者にとっても、理解しやすく、設計
が容易である。
め、ユーザが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著るしく早く手にす
ることができる。しかも、ある定まった論理機能を有す
る論理ブロックの入力信号と出力信号を接続するという
形成でLSIの設計を行なうことができ、ボード上での論
理設計に慣れた設計者にとっても、理解しやすく、設計
が容易である。
ところがこの新しい方法において上記の回路ブロックが
大きくなった場合、配線領域への入出力信号は増大し、
配線領域及びスイッチ素子は増加する。配線領域の増大
に伴い、回路ブロックから出た出力線が配線領域上での
スイッチ素子のON,OFF状態により接続を制御されて、再
び回路ブロックの入力線となるまでの配線長も増大し、
ひいては信号の伝搬遅延時間を増大させるという欠点が
あった。
大きくなった場合、配線領域への入出力信号は増大し、
配線領域及びスイッチ素子は増加する。配線領域の増大
に伴い、回路ブロックから出た出力線が配線領域上での
スイッチ素子のON,OFF状態により接続を制御されて、再
び回路ブロックの入力線となるまでの配線長も増大し、
ひいては信号の伝搬遅延時間を増大させるという欠点が
あった。
本発明は論理機能を有する回路ブロックからの信号の上
記配線領域を経由した伝搬遅延時間を短縮できるLSIを
提供することを目的とする。
記配線領域を経由した伝搬遅延時間を短縮できるLSIを
提供することを目的とする。
本発明は、回路ブロック領域の両側に配線領域を設け、
第１の配線群及び第２の配線群のうち第２の配線群を配
線領域の両側に振り分け、回路ブロック領域を横切る方
向の第１の配線群を夫々両配線領域に対して設けること
により第１の配線群の配線長を短縮化する様にしたもの
である。
第１の配線群及び第２の配線群のうち第２の配線群を配
線領域の両側に振り分け、回路ブロック領域を横切る方
向の第１の配線群を夫々両配線領域に対して設けること
により第１の配線群の配線長を短縮化する様にしたもの
である。
本発明を用いると、従来に比べ左右各領域へ伸びる第１
の配線群の配線長は約半分となる。その為、スイッチマ
トリクスの領域は、左，右に分断され、おのおのの領域
は従来の場合と比べ半分程度となる。そのため、第１の
論理回路ブロックの出力から第２の論理回路ブロックの
入力までの信号線の配線長は減少し、信号伝搬時間が短
縮される。
の配線群の配線長は約半分となる。その為、スイッチマ
トリクスの領域は、左，右に分断され、おのおのの領域
は従来の場合と比べ半分程度となる。そのため、第１の
論理回路ブロックの出力から第２の論理回路ブロックの
入力までの信号線の配線長は減少し、信号伝搬時間が短
縮される。
以下、本発明の実施例を図面を用いて詳述する。
先ず、レイアウトを第１図を参照して説明する。
即ち、Siウエハーに回路ブロック11a,11b……11nが作り
込まれており、各回路ブロックは、４インプットNANDゲ
ート等、論理機能素子の１つ以上により構成されてい
る。この論理機能素子はCMOS構成を為し、専用IC即ち標
準セル方式における手書きの標準セル或いは配線済のゲ
ートアレイである。複雑な論理機能素子は標準セル方式
により標準セルを相互配線により組み合わせて形成して
もよい。
込まれており、各回路ブロックは、４インプットNANDゲ
ート等、論理機能素子の１つ以上により構成されてい
る。この論理機能素子はCMOS構成を為し、専用IC即ち標
準セル方式における手書きの標準セル或いは配線済のゲ
ートアレイである。複雑な論理機能素子は標準セル方式
により標準セルを相互配線により組み合わせて形成して
もよい。
回路ブロックの構成は次の通りである。
４インプットNANDゲートを２つもつブロック……15
個 ２インプットNANDゲートを４つもつブロック……14
個 ８インプットNANDゲートを１つもつブロック ……１個 ４つのインバータをもつブロック ……100個 ８ビットレジスタのブロック ……19個 ２つのＤタイプフリップフロップをもつブロック ……19個 ４インプットのANDゲートを２つもつブロック ……17個 ２対１データセレクタを４つもつブロック……13個 ４ビットバイナリカウンタを２つもつブロック ……11個 ２−４ラインデコーダを２つもつブロック……７個 ３−８ラインデコーダをもつブロック ……３個 ４−１セレクタを２つもつブロック ……５個 ８−１セレクタをもつブロック ……４個 ８ビット直列入力−並列出力シフトレジスタをもつ
ブロック ……３個 ８ビット並列入力−直列出力シフトレジスタをもつ
ブロック ……３個 ８ビット直列入力−直列出力シフトレジスタをもつ
ブロック ……２個 単安定マルチバイブレータを２つもつブロック ……４個 ２インプットORゲートを４つもつブロック……４個 ２インプットNORゲートを４つもつブロック ……３個 AND−ORインバータを２つもつブロック ……３個 64ビットRAMのブロック ……３個 ２インプットEXCLUSIVE−ORゲートを４つもつロッ
ク ……２個 ４ビットコンパレータのブロック ……３個 Ｊ−Ｋフリップフロップを２つものブロック ……４個 ９ビットの偶／奇パリテイジエネレータ／チエッカ
のブロック ……３個 ４ビットバイナリ全加算器のブロック ……２個 ２インプットマルチプレクサを４つもつブロック ……５個 Ｓ−Ｒラッチを４つもつブロック ……２個 ALUのブロック ……１個 ８ビットアドレサブルラッチのブロック ……１個 ルックアヘッドキャリジエネレータのブロック ……１個 即ち、274個のMSIからなる回路ブロックが備えられ、１
種のチップからあらゆる機能のLSIを作ることができる
ようにされている。そして各回路ブロックの平均入力数
は８、出力数は４である。論理機能素子の入力部、出力
部は、回路ブロックの入力部，出力部を為している訳で
あるが、その出力部には出力バッファが夫々設けられて
いる（図示しない）。そして回路ブロックの出力部は、
第２の配線12,入力部はこれを交わる第１の配線13に夫
々接続されている。そして、その交点にはスイッチ素子
14が設けられている。
個 ２インプットNANDゲートを４つもつブロック……14
個 ８インプットNANDゲートを１つもつブロック ……１個 ４つのインバータをもつブロック ……100個 ８ビットレジスタのブロック ……19個 ２つのＤタイプフリップフロップをもつブロック ……19個 ４インプットのANDゲートを２つもつブロック ……17個 ２対１データセレクタを４つもつブロック……13個 ４ビットバイナリカウンタを２つもつブロック ……11個 ２−４ラインデコーダを２つもつブロック……７個 ３−８ラインデコーダをもつブロック ……３個 ４−１セレクタを２つもつブロック ……５個 ８−１セレクタをもつブロック ……４個 ８ビット直列入力−並列出力シフトレジスタをもつ
ブロック ……３個 ８ビット並列入力−直列出力シフトレジスタをもつ
ブロック ……３個 ８ビット直列入力−直列出力シフトレジスタをもつ
ブロック ……２個 単安定マルチバイブレータを２つもつブロック ……４個 ２インプットORゲートを４つもつブロック……４個 ２インプットNORゲートを４つもつブロック ……３個 AND−ORインバータを２つもつブロック ……３個 64ビットRAMのブロック ……３個 ２インプットEXCLUSIVE−ORゲートを４つもつロッ
ク ……２個 ４ビットコンパレータのブロック ……３個 Ｊ−Ｋフリップフロップを２つものブロック ……４個 ９ビットの偶／奇パリテイジエネレータ／チエッカ
のブロック ……３個 ４ビットバイナリ全加算器のブロック ……２個 ２インプットマルチプレクサを４つもつブロック ……５個 Ｓ−Ｒラッチを４つもつブロック ……２個 ALUのブロック ……１個 ８ビットアドレサブルラッチのブロック ……１個 ルックアヘッドキャリジエネレータのブロック ……１個 即ち、274個のMSIからなる回路ブロックが備えられ、１
種のチップからあらゆる機能のLSIを作ることができる
ようにされている。そして各回路ブロックの平均入力数
は８、出力数は４である。論理機能素子の入力部、出力
部は、回路ブロックの入力部，出力部を為している訳で
あるが、その出力部には出力バッファが夫々設けられて
いる（図示しない）。そして回路ブロックの出力部は、
第２の配線12,入力部はこれを交わる第１の配線13に夫
々接続されている。そして、その交点にはスイッチ素子
14が設けられている。
そして、スイッチのON,OFFを制御することにより所望の
機能を有するチップを作り出すことができる。
機能を有するチップを作り出すことができる。
第１図で示される様に、第２の配線12は左右の配線領域
に振り分けられ、一方第１の配線13は共通とされてい
る。即ち、回路ブロック領域10から出力線のうち、01,0
3,05は右側の配線領域に、02,04,06は左側の配線領域に
のびている。
に振り分けられ、一方第１の配線13は共通とされてい
る。即ち、回路ブロック領域10から出力線のうち、01,0
3,05は右側の配線領域に、02,04,06は左側の配線領域に
のびている。
第２図（ａ）は05の出力がI10の入力として伝わる場合
を示したもので、第２図（ｂ）はこれに対応した第４図
における05′→I10′の場合を示したものである。
（ａ）の方が（Ｌ−ｌ）だけ配線長が短かくなり、従っ
て配線容量が減少して信号伝搬遅延時間の短縮が可能と
なる。
を示したもので、第２図（ｂ）はこれに対応した第４図
における05′→I10′の場合を示したものである。
（ａ）の方が（Ｌ−ｌ）だけ配線長が短かくなり、従っ
て配線容量が減少して信号伝搬遅延時間の短縮が可能と
なる。
上記例では、回路ブロックからの出力が直接第２の配線
領域に接続される様にしたが、回路ブロックへの入力力
が直接第２の配線領域に接続されていても構わない。
領域に接続される様にしたが、回路ブロックへの入力力
が直接第２の配線領域に接続されていても構わない。
また、回路ブロック領域を横切る方向の信号線は、図示
の様に、チップの端から端まで直線状に走る配線とし、
回路ブロックの１つの出力（又は入力）端子に接続され
るものでもよいし、同じ出力（又は入力）端子を回路ブ
ロックの両端に設け、そこから両側の配線領域に延ばす
ようにしてもよい。
の様に、チップの端から端まで直線状に走る配線とし、
回路ブロックの１つの出力（又は入力）端子に接続され
るものでもよいし、同じ出力（又は入力）端子を回路ブ
ロックの両端に設け、そこから両側の配線領域に延ばす
ようにしてもよい。
第３図は分割ブロック方式と呼ぶべき方法に適用した例
である。即ち、先述した274個の〜の回路ブロック
は幾つかの島にまとめられ分割回路ブロック31a,31b,31
c………を構成している。そして分割回路ブロックの中
は第４図の方式によりプログラム可能となっている。先
述〜のうち、同種の回路ブロックは各分割回路ブロ
ックに分配されている。
である。即ち、先述した274個の〜の回路ブロック
は幾つかの島にまとめられ分割回路ブロック31a,31b,31
c………を構成している。そして分割回路ブロックの中
は第４図の方式によりプログラム可能となっている。先
述〜のうち、同種の回路ブロックは各分割回路ブロ
ックに分配されている。
この方式によれば、スイッチ素子の数を大幅に減少させ
る事が出来る。即ち、分割回路ブロック31aを例に取る
と、回路ブロック11a〜11dが有する入出力線総数に比べ
て、分割回路ブロック31aからの入出力線総数は少なく
て構わないからである。この例においても、第１図と同
様、分割回路ブロック31a,31b,31c……で形成される回
路ブロック領域の両側に配線領域が設けられ第１図と同
様な効果を奏する。
る事が出来る。即ち、分割回路ブロック31aを例に取る
と、回路ブロック11a〜11dが有する入出力線総数に比べ
て、分割回路ブロック31aからの入出力線総数は少なく
て構わないからである。この例においても、第１図と同
様、分割回路ブロック31a,31b,31c……で形成される回
路ブロック領域の両側に配線領域が設けられ第１図と同
様な効果を奏する。
第１図は本発明の実施例を示す平面図、第２図は本発明
の効果を示す平面図、第３図は他の実施例を示す平面
図、第４図は比較例を示す平面図である。 図において、 11a,11b…11n…回路ブロック、12…第２の配線,13…第
１の配線、14…スイッチ素子。
の効果を示す平面図、第３図は他の実施例を示す平面
図、第４図は比較例を示す平面図である。 図において、 11a,11b…11n…回路ブロック、12…第２の配線,13…第
１の配線、14…スイッチ素子。
Claims (1)
- 【請求項１】信号入力部及び信号出力部を有する回路ブ
ロックを列状に配置した回路ブロック領域と、この回路
ブロック列に垂直方向の第１の配線群、回路ブロック列
に平行方向の第２の配線群及びこの第１の配線群と第２
の配線群の交差する位置に設けられ、前記信号出力部と
前記信号入力部を相互接続するスイッチ素子を備えた配
線領域とを備え、前記第２の配線群を前記回路ブロック
の両側に振り分けると共に、前記第１の配線群を前記回
路ブロックを横切る方向に前記配線領域の両側に夫々設
けられ、かつ、前記信号出力部あるいは前記信号入力部
のいずれか一方は前記第２の配線群に直接接続されてい
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037519A JPH0750741B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037519A JPH0750741B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198751A JPS61198751A (ja) | 1986-09-03 |
| JPH0750741B2 true JPH0750741B2 (ja) | 1995-05-31 |
Family
ID=12499787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037519A Expired - Lifetime JPH0750741B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750741B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2718345B2 (ja) * | 1993-07-30 | 1998-02-25 | 日本電気株式会社 | 半導体装置 |
| US5763944A (en) * | 1994-08-01 | 1998-06-09 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161839A (ja) * | 1983-03-07 | 1984-09-12 | Ricoh Co Ltd | 配線アレイチツプ |
-
1985
- 1985-02-28 JP JP60037519A patent/JPH0750741B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198751A (ja) | 1986-09-03 |
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