JPH073836B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH073836B2 JPH073836B2 JP60020028A JP2002885A JPH073836B2 JP H073836 B2 JPH073836 B2 JP H073836B2 JP 60020028 A JP60020028 A JP 60020028A JP 2002885 A JP2002885 A JP 2002885A JP H073836 B2 JPH073836 B2 JP H073836B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit block
- block
- input
- wiring group
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はチツプの機能がプログラマブルな半導体集積回
路に関する。
路に関する。
近年、少量多品種の要求に伴ない次の様なLSIが出現し
ている。
ている。
（１）標準セル方式 LSI内に使用される基本的な論理機能を有する回路ブロ
ックを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロツクを配置・配線し、所望の最
終製品を得る。
ックを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロツクを配置・配線し、所望の最
終製品を得る。
（２）ゲートアレイ方式 論理ゲートを構成する基本回路を予めウエハー上にアレ
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によつて配線パターンを決定し、所望のLSI
を得る。
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によつて配線パターンを決定し、所望のLSI
を得る。
これらは完全手設計のLSIに比べて開発期間が短いもの
のリソグラフイー技術を用いた製造工程が必要であり、
設計完了からLSI完成まで数週間〜数カ月かかるという
問題がある。
のリソグラフイー技術を用いた製造工程が必要であり、
設計完了からLSI完成まで数週間〜数カ月かかるという
問題がある。
これに対し本出願人により次の方法が提案されている
（特願昭58−157718号）。
（特願昭58−157718号）。
即ち、第３図に示す如く、１つ以上の論理機能素子によ
り構成された複数の回路ブロツク31a,31b……31Nが予め
専用ICの手法により配線工程を終了して基板に作り込ま
れ、各回路ブロツクの入力信号及び出力信号が電気的に
ON,OFF状態を書き込めるスイツチマトリクス上に導びか
れ、各回路ブロックの全ての入力信号にE2PROMや１ビツ
トメモリーを備えたMOSFET等のスイツチ素子32を介して
接続可能となつている。33はＴ字状の信号出力用配線、
34は信号入力用配線である。
り構成された複数の回路ブロツク31a,31b……31Nが予め
専用ICの手法により配線工程を終了して基板に作り込ま
れ、各回路ブロツクの入力信号及び出力信号が電気的に
ON,OFF状態を書き込めるスイツチマトリクス上に導びか
れ、各回路ブロックの全ての入力信号にE2PROMや１ビツ
トメモリーを備えたMOSFET等のスイツチ素子32を介して
接続可能となつている。33はＴ字状の信号出力用配線、
34は信号入力用配線である。
この方法によれば、フイールドプログラマブルであるた
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著るしく早く手にす
る事ができる。しかも、ある定まつた論理機能を有する
回路ブロツクの入力信号と出力信号を接続するという形
式でLSIの設計を行なうことができ、ボード上での論理
設計に慣れた設計者にとつても理解し易い。
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著るしく早く手にす
る事ができる。しかも、ある定まつた論理機能を有する
回路ブロツクの入力信号と出力信号を接続するという形
式でLSIの設計を行なうことができ、ボード上での論理
設計に慣れた設計者にとつても理解し易い。
しかしながら、従来の様にデコーダを介してスイツチの
ON,OFF状態を指定していたのでは本来の動作に必要な端
子の他に書き込み用の多数の端子が必要となる。スイツ
チ数は代表的な例では１チツプに1,280,000個あり、ア
ドレス信号21本、書込み信号１本の計22本を要し、チツ
プ面積が大きくなつたり、パツケージが大型で高価なも
のになる等の問題があつた。
ON,OFF状態を指定していたのでは本来の動作に必要な端
子の他に書き込み用の多数の端子が必要となる。スイツ
チ数は代表的な例では１チツプに1,280,000個あり、ア
ドレス信号21本、書込み信号１本の計22本を要し、チツ
プ面積が大きくなつたり、パツケージが大型で高価なも
のになる等の問題があつた。
本発明は上記事情に鑑みて為されたもので、プログラマ
ブルLSIにおける信号入力端子を削減する事を目的とす
る。
ブルLSIにおける信号入力端子を削減する事を目的とす
る。
即ち本発明は、プログラマブルLSIにおけるスイツチに
付設したON,OFFを制御するメモリ素子を相互に接続して
シフトレジスタ動作により書き込みが行なえる様にした
事を骨子とする。
付設したON,OFFを制御するメモリ素子を相互に接続して
シフトレジスタ動作により書き込みが行なえる様にした
事を骨子とする。
本発明によれば、スイツチマトリクスのON,OFFを書き込
むために必要な信号端子が、例えばシフトデータ１本、
シフトクロツク１本の計２本で済み、大幅に削減され
る。またデコーダ回路も不要となる。この結果、チツプ
の縮小、パツケージの小型化を図ることができる。
むために必要な信号端子が、例えばシフトデータ１本、
シフトクロツク１本の計２本で済み、大幅に削減され
る。またデコーダ回路も不要となる。この結果、チツプ
の縮小、パツケージの小型化を図ることができる。
以下、本発明の実施例を図面を用いて詳述する。先ず、
レイアウトを第３図を利用して説明する。即ち、Siウエ
ハーの一辺に回路ブロツク31a,31b……31Nが作り込まれ
ており、各回路ブロツクは、４インプツトNANDゲート
等、論理機能素子の１つ以上により構成されている。こ
の論理機能素子はCMOS構成を為し、専用IC即ち標準セル
方式における手書きの標準セル或いは配線済のゲートア
レイである。
レイアウトを第３図を利用して説明する。即ち、Siウエ
ハーの一辺に回路ブロツク31a,31b……31Nが作り込まれ
ており、各回路ブロツクは、４インプツトNANDゲート
等、論理機能素子の１つ以上により構成されている。こ
の論理機能素子はCMOS構成を為し、専用IC即ち標準セル
方式における手書きの標準セル或いは配線済のゲートア
レイである。
回路ブロツクの構成は次の通りである。
４インプツトNANDゲートを２つもつブロツク……15個 ２インプツトNANDゲートを４つもつブロツク……14個 ８インプツトNANDゲートを１つもつブロツク………１
個 ４つのインバータをもつブロツク ……100個 ８ビツトレジスタのブロツク ……19個 ２つのＤタイプフリツプフロツプをもつブロツク……
19個 ４インプツトのANDゲートを２つもつブロツク ……17
個 ２対１データセレクタを４つもつブロツク ……13個 ４ビツトバイナリカウンタを２つもつブロツク……11
個 ２−４ラインデコーダを２つもつブロツク……７個 ３−８ラインデコーダをもつブロツク ……３個 ４−１セレクタを２つもつブロツク ……５個 ８−１セレクタをもつブロツク ……４個 ８ビツト直列入力−並列出力シフトレジスタをもつ
ブロツク ……３個 ８ビツト並列入力−直列出力シフトレジスタをもつ
ブロツク ……３個 ８ビツト直列入力−直列出力シフトレジスタをもつ
ブロツク ……２個 単安定マルチパイブレータを２つもつブロツク……
４個 ２インプツトORゲートを４つもつブロツク …４個 ２インプツトNORゲートを４つもつブロツク ……３
個 AND−ORインバータを２つもつブロツク …３個 64ビツトRAMのブロツク ……３個 ２インプツトEXCLUSIVE−ORゲートを４つもつブロ
ツク ……２個 ４ビツトコンパレータのブロツク ……３個 Ｊ−Ｋフリツプフロツプを２つもつブロツク……４
個 ９ビツトの偶／奇パリテイジエネレータ／チエツカ
のブロツク ……３個 ４ビツトバイナリ全加算器のブロツク …２個 ２インプツトマルチプレクサを４つもつブロツク…
…５個 Ｓ−Ｒラツチを４つもつブロツク ……２個 ALUのブロツク ……１個 ８ビツトアドレサブルラツチのブロツク ……１個 ルツクアヘツドキヤリジエネレータのブロツク……
１個 即ち、274個のMSIからなる回路ブロツクが備えられて種
々の用途に対応できる様にされている。そして各回路ブ
ロツクの平均入力数は８、出力数は４である。論理機能
素子の入力部、出力部は、回路ブロツクの入力部、出力
部を為している訳であるが、その出力部には出力バツフ
アが夫々設けられている（図示しない）。そして出力部
はＴ字状の信号出力用配線33、入力部はこれと交わる信
号入力用配線34に夫々接続されている。そして、その交
点にはスイツチ素子32が設けられている。従つて、入出
力部間の結線は基本的に１スイツチで済み、１つの電流
パスに伴なう等電位配線長は第３図から判る様に、チツ
プの辺の長さをｌとして平均2.5lに押えられ時定数によ
る遅れが防止されている。
個 ４つのインバータをもつブロツク ……100個 ８ビツトレジスタのブロツク ……19個 ２つのＤタイプフリツプフロツプをもつブロツク……
19個 ４インプツトのANDゲートを２つもつブロツク ……17
個 ２対１データセレクタを４つもつブロツク ……13個 ４ビツトバイナリカウンタを２つもつブロツク……11
個 ２−４ラインデコーダを２つもつブロツク……７個 ３−８ラインデコーダをもつブロツク ……３個 ４−１セレクタを２つもつブロツク ……５個 ８−１セレクタをもつブロツク ……４個 ８ビツト直列入力−並列出力シフトレジスタをもつ
ブロツク ……３個 ８ビツト並列入力−直列出力シフトレジスタをもつ
ブロツク ……３個 ８ビツト直列入力−直列出力シフトレジスタをもつ
ブロツク ……２個 単安定マルチパイブレータを２つもつブロツク……
４個 ２インプツトORゲートを４つもつブロツク …４個 ２インプツトNORゲートを４つもつブロツク ……３
個 AND−ORインバータを２つもつブロツク …３個 64ビツトRAMのブロツク ……３個 ２インプツトEXCLUSIVE−ORゲートを４つもつブロ
ツク ……２個 ４ビツトコンパレータのブロツク ……３個 Ｊ−Ｋフリツプフロツプを２つもつブロツク……４
個 ９ビツトの偶／奇パリテイジエネレータ／チエツカ
のブロツク ……３個 ４ビツトバイナリ全加算器のブロツク …２個 ２インプツトマルチプレクサを４つもつブロツク…
…５個 Ｓ−Ｒラツチを４つもつブロツク ……２個 ALUのブロツク ……１個 ８ビツトアドレサブルラツチのブロツク ……１個 ルツクアヘツドキヤリジエネレータのブロツク……
１個 即ち、274個のMSIからなる回路ブロツクが備えられて種
々の用途に対応できる様にされている。そして各回路ブ
ロツクの平均入力数は８、出力数は４である。論理機能
素子の入力部、出力部は、回路ブロツクの入力部、出力
部を為している訳であるが、その出力部には出力バツフ
アが夫々設けられている（図示しない）。そして出力部
はＴ字状の信号出力用配線33、入力部はこれと交わる信
号入力用配線34に夫々接続されている。そして、その交
点にはスイツチ素子32が設けられている。従つて、入出
力部間の結線は基本的に１スイツチで済み、１つの電流
パスに伴なう等電位配線長は第３図から判る様に、チツ
プの辺の長さをｌとして平均2.5lに押えられ時定数によ
る遅れが防止されている。
第１図（ａ）はスイツチマトリクスの模式平面図、
（ｂ）は入力波形図である。即ち32は上記スイツチ素子
を示すMOSFET、11a〜11は１ビツトメモリ素子で、ク
ロツク入力（CK）に同期して入力端子Ｉのデータを取り
込み、出力Ｑ及びシフト出力に出力する。各メモリ素
子はカスケードに接続され、シフト入力部12及びシフト
出力部13を有し、クロツク入力14で動作するシフトレジ
スタを構成している。15,16は入力パツドである。この
シフトレジスタに第１図（ｂ）で示される入力を行なう
場合、メモリ素子の内、11g,11j,11kのＱ出力のみHigh
となつて対応するMOSFETスイツチのゲートが高電位にな
りON,他はOFFとなつて所望の結線が為される。
（ｂ）は入力波形図である。即ち32は上記スイツチ素子
を示すMOSFET、11a〜11は１ビツトメモリ素子で、ク
ロツク入力（CK）に同期して入力端子Ｉのデータを取り
込み、出力Ｑ及びシフト出力に出力する。各メモリ素
子はカスケードに接続され、シフト入力部12及びシフト
出力部13を有し、クロツク入力14で動作するシフトレジ
スタを構成している。15,16は入力パツドである。この
シフトレジスタに第１図（ｂ）で示される入力を行なう
場合、メモリ素子の内、11g,11j,11kのＱ出力のみHigh
となつて対応するMOSFETスイツチのゲートが高電位にな
りON,他はOFFとなつて所望の結線が為される。
第２図は他の実施例を示す。図ではスイツチマトリクス
の交点１ケ所を示している。本実施例では、配線33及び
34の接続をメモリ素子23の内容によつてON,OFFされるＮ
チヤネル型MOSFET21及びＰチヤネル型MOSFET22によつて
プログラムしている。両MOSFETのゲート入力はメモリ素
子の互いに反転した出力Q24、25に接続されている。
メモリ素子23はシフト入力28、シフト出力29、シフトク
ロツク210及び210の反転入力211によつて動作するシフ
トレジスタの１ビツト分を構成している。
の交点１ケ所を示している。本実施例では、配線33及び
34の接続をメモリ素子23の内容によつてON,OFFされるＮ
チヤネル型MOSFET21及びＰチヤネル型MOSFET22によつて
プログラムしている。両MOSFETのゲート入力はメモリ素
子の互いに反転した出力Q24、25に接続されている。
メモリ素子23はシフト入力28、シフト出力29、シフトク
ロツク210及び210の反転入力211によつて動作するシフ
トレジスタの１ビツト分を構成している。
この第２の実施例によれば、スイツチ素子をCMOS化した
場合に適したシフトレジスタ回路を提供することができ
る。
場合に適したシフトレジスタ回路を提供することができ
る。
第１図（ａ）（ｂ）は本発明の実施例を説明する平面図
及び入力波形図、第２図は他の実施例の回路図、第３図
は従来例を説明する平面図である。 図において、 11a,11b…11…メモリ素子 32…スイツチ素子 31a,31b,…31N…回路ブロツク。
及び入力波形図、第２図は他の実施例の回路図、第３図
は従来例を説明する平面図である。 図において、 11a,11b…11…メモリ素子 32…スイツチ素子 31a,31b,…31N…回路ブロツク。
Claims (1)
- 【請求項１】基板に作り込まれた、それ自体論理機能を
有し、かつ信号の入力部及び信号の出力部を有する複数
の回路ブロックと、この複数の回路ブロック領域に隣接
し、前記基板上に形成された配線領域とを備え、前記回
路ブロック領域は複数種の論理機能素子の集合から構成
され、前記配線領域は互いに交わる信号入力用配線群及
び信号出力用配線群から構成され、前記信号入力用配線
群は各回路ブロックの信号入力部に夫々接続され、前記
信号出力用配線群は各回路ブロックの信号の出力部に夫
々接続され、かつこれら接続はその回路ブロックが隣接
する前記配線領域において行なわれ前記信号入力用配線
群と前記信号出力用配線群との交差部には夫々MOSFETか
ら成るスイッチ素子が設けられ、このスイッチ素子のO
N,OFF状態を制御することにより各回路ブロック間の信
号の入出力関係が決定され所望の集積回路が構築される
半導体集積回路において、前記MOSFETのゲートには、メ
モリ素子が接続されると共に、このメモリ素子を相互に
接続してシフトレジスタを構成した事を特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020028A JPH073836B2 (ja) | 1985-02-06 | 1985-02-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020028A JPH073836B2 (ja) | 1985-02-06 | 1985-02-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61180450A JPS61180450A (ja) | 1986-08-13 |
| JPH073836B2 true JPH073836B2 (ja) | 1995-01-18 |
Family
ID=12015617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020028A Expired - Lifetime JPH073836B2 (ja) | 1985-02-06 | 1985-02-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073836B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148562A (ja) * | 1990-10-12 | 1992-05-21 | Kawasaki Steel Corp | 集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015945A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-02-06 JP JP60020028A patent/JPH073836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61180450A (ja) | 1986-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |