JPS581247A - 命令先取り制御方法 - Google Patents
命令先取り制御方法Info
- Publication number
- JPS581247A JPS581247A JP9932681A JP9932681A JPS581247A JP S581247 A JPS581247 A JP S581247A JP 9932681 A JP9932681 A JP 9932681A JP 9932681 A JP9932681 A JP 9932681A JP S581247 A JPS581247 A JP S581247A
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- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は中央処理装置の命令先取り制御方法に関する
ものである。
ものである。
従来この棟の装置として第１図（二示すものがあつ友。
図において（１）は演算制御部、（２）は命令バッファ
記憶装置、（３ｊは主記憶装置、（４）は命令先取り制
御回路、（５）は命令バッファ記憶装置ヘアドレスする
アドレスカウンタである。
記憶装置、（３ｊは主記憶装置、（４）は命令先取り制
御回路、（５）は命令バッファ記憶装置ヘアドレスする
アドレスカウンタである。
また（６）は命令先取り制御信号、（７）はメモリアド
レス信号、（８）はデータ要求信号、（９）はレディ信
号を表しＯＩはデータラインである。
レス信号、（８）はデータ要求信号、（９）はレディ信
号を表しＯＩはデータラインである。
次１：ｌ−ｍ作Ｃ二ついて説明する。演算制御部（１）
において、プログラムの実行開始時、または分岐命令が
実行された時（＝、命令先取り制御信号（６）全命令先
取り制御回路（４）とアドレスカラ／り（５）に与える
。
において、プログラムの実行開始時、または分岐命令が
実行された時（＝、命令先取り制御信号（６）全命令先
取り制御回路（４）とアドレスカラ／り（５）に与える
。
次に命令先取り制御回路（４）へは演算制御部（１）の
中のプログラムカウンタ（図示せず）の内容が入力され
るので、この内容を開始番地としてその番地から連続し
友番地（二記憶されている主記憶装置（３）の内容全挽
出すためＣ二、命令先取り制御回路（４）はメモリアド
レス信号（７）を数値１づつ変化させながら、次々とデ
ータ要求信号（８）を主記憶装置（３）（二与える。
中のプログラムカウンタ（図示せず）の内容が入力され
るので、この内容を開始番地としてその番地から連続し
友番地（二記憶されている主記憶装置（３）の内容全挽
出すためＣ二、命令先取り制御回路（４）はメモリアド
レス信号（７）を数値１づつ変化させながら、次々とデ
ータ要求信号（８）を主記憶装置（３）（二与える。
主記憶装置（３）においては、各データ要求信号（８）
ζ二対し、メモリアドレス信号（７）で指定さｆ＋た番
地の内容を続出しデータラインｕＧにのせると共に、レ
ディ信号（９）全送出しデータラインαｌ上の信号全命
令バッファ記憶装置（２）に書込み次の書込みにそなえ
てアドレスカウンタ（５）の数値’ｋｌたけ増加する。
ζ二対し、メモリアドレス信号（７）で指定さｆ＋た番
地の内容を続出しデータラインｕＧにのせると共に、レ
ディ信号（９）全送出しデータラインαｌ上の信号全命
令バッファ記憶装置（２）に書込み次の書込みにそなえ
てアドレスカウンタ（５）の数値’ｋｌたけ増加する。
演算制御部ｔｌ）は命令バッファ記憶装置１ ＋２１力
）５１つづつ命令を続出して逐次実行する。命令先取り
制御回路（４）は命令バッファ記憶装置（２）の甲（二
空いている部分がある限り、次々とデータ要求信号（８
）を主記憶装置（３）シニ与える。
）５１つづつ命令を続出して逐次実行する。命令先取り
制御回路（４）は命令バッファ記憶装置（２）の甲（二
空いている部分がある限り、次々とデータ要求信号（８
）を主記憶装置（３）シニ与える。
主記憶装置（３）に対するアクセス時間よりも命令バッ
ファ記憶装置ｔ （２）へのアクセス時間は遥かに短く
、上述の動作により、演算制御部（１１は命令バッファ
記憶装置（＝だけアクヒスすればよいので、綜合的に命
令実行速縦會向上することが可能となる。
ファ記憶装置ｔ （２）へのアクセス時間は遥かに短く
、上述の動作により、演算制御部（１１は命令バッファ
記憶装置（＝だけアクヒスすればよいので、綜合的に命
令実行速縦會向上することが可能となる。
ただし、上述の従来の方法では、分岐命令などによりメ
モリアドレスの値が不連続シニ変化する場合は不便であ
る。第２図は第１図の演算制御部（１）において実行さ
れるプログラムステップの流れを示す流れ図であって（
１１１）〜（１１７）及び（２０１）〜（２０３）は各
ステップを示しくＮ−３）〜（Ｎ＋３）、（Ｍ）〜（ｉ
Ｖｉ＋２）は各ステップの命令が記憶されているメモリ
アドレスの数値を示す。Ｎ番地の命令が絖出されてステ
ップ（１１４）の判定が行われ次に（Ｎ＋１）番地の命
令を絖出すかＭ番地の命令を読出すかが決定される。す
なわちＮ番地の命令は条件付き分岐命令である。このよ
うな命令がある場合、従来の方法では、（Ｎ＋１）番地
以降の命令先取り會全く停止するか、又は（Ｎ＋１）番
地以降の命令先取りは行うが、番地Ｍべ分岐することが
決定された時点で、既に出されている（Ｎ＋１）番地以
降に対するデータ要求全無効とした後、Ｍ番地以降の命
令先取りを開始しなければならぬ。
モリアドレスの値が不連続シニ変化する場合は不便であ
る。第２図は第１図の演算制御部（１）において実行さ
れるプログラムステップの流れを示す流れ図であって（
１１１）〜（１１７）及び（２０１）〜（２０３）は各
ステップを示しくＮ−３）〜（Ｎ＋３）、（Ｍ）〜（ｉ
Ｖｉ＋２）は各ステップの命令が記憶されているメモリ
アドレスの数値を示す。Ｎ番地の命令が絖出されてステ
ップ（１１４）の判定が行われ次に（Ｎ＋１）番地の命
令を絖出すかＭ番地の命令を読出すかが決定される。す
なわちＮ番地の命令は条件付き分岐命令である。このよ
うな命令がある場合、従来の方法では、（Ｎ＋１）番地
以降の命令先取り會全く停止するか、又は（Ｎ＋１）番
地以降の命令先取りは行うが、番地Ｍべ分岐することが
決定された時点で、既に出されている（Ｎ＋１）番地以
降に対するデータ要求全無効とした後、Ｍ番地以降の命
令先取りを開始しなければならぬ。
従来の命令先取Ｏ制御方法は以上のように行われるので
、条件付き分岐命令（二対して、命令の先取り制御を停
止する方法をとれば制御は簡単でおるが、条件によって
分岐しなかつｆｃ場合にも、あらためて命令の先取り制
御を開始しなければならぬので、命令実行速度が低下す
るという欠点があり、また命令の先取り制御全停止しな
い方法をとれば、既に出されているデータ要求の無効化
全制御するための回路が一般に極めて複雑になるという
欠点がある。
、条件付き分岐命令（二対して、命令の先取り制御を停
止する方法をとれば制御は簡単でおるが、条件によって
分岐しなかつｆｃ場合にも、あらためて命令の先取り制
御を開始しなければならぬので、命令実行速度が低下す
るという欠点があり、また命令の先取り制御全停止しな
い方法をとれば、既に出されているデータ要求の無効化
全制御するための回路が一般に極めて複雑になるという
欠点がある。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、命令先取り制御信号を送出する際
、ＩｔＩ１１＃コードを付加することによって、条件付
き分岐命令（二対して先取り制御を停止する必要がなく
、また分岐する場合（＝も既（二送出されているデータ
要求を無効化する必要もない、命令先取り制御方法を提
供することを目的としている。
めになされたもので、命令先取り制御信号を送出する際
、ＩｔＩ１１＃コードを付加することによって、条件付
き分岐命令（二対して先取り制御を停止する必要がなく
、また分岐する場合（＝も既（二送出されているデータ
要求を無効化する必要もない、命令先取り制御方法を提
供することを目的としている。
以下、この発明の一実施例を図について６兄明する。第
３図はこの発明の一実施例を示すブロック図で、第１図
と同一符号は同−又は相当部分を示し同様（＝動作する
ので重複した説明は省略する。
３図はこの発明の一実施例を示すブロック図で、第１図
と同一符号は同−又は相当部分を示し同様（＝動作する
ので重複した説明は省略する。
第３図において（１りは先取り制御コードカウンタ、（
１２〕は先取り制御コードバッファ記憶装置、（１３）
は比較回路、（１４）はアンド回路であり、（１５）は
書込み制御信号含水す。
１２〕は先取り制御コードバッファ記憶装置、（１３）
は比較回路、（１４）はアンド回路であり、（１５）は
書込み制御信号含水す。
第３図に示す実施例では、先取り制御コードカウンタ（
１１）には初期化によって所定の初期値（たとえば零）
が設定され、命令先取り１制御信号（６）ごとにその内
容が１づつ増加するものとする。演算制御回路（１）は
分岐などによってメモリアドレスの値が不連続に変化す
るごとに命令先取り制御信号（６）を送出する。この信
号１＝より命令先取り制御回路（４）は、第１図の場合
と同じく、新しく設定されたメモリアドレスによって命
令の先取り制御を開始するが、その時、命令先取り制御
信号（６）によって更新され友先取り制御コードカウン
タ（１１）の内容を主記憶装ｆｉｔ（３１内の先取り制
御コードバッファ記憶装置（１２月二格納する。
１１）には初期化によって所定の初期値（たとえば零）
が設定され、命令先取り１制御信号（６）ごとにその内
容が１づつ増加するものとする。演算制御回路（１）は
分岐などによってメモリアドレスの値が不連続に変化す
るごとに命令先取り制御信号（６）を送出する。この信
号１＝より命令先取り制御回路（４）は、第１図の場合
と同じく、新しく設定されたメモリアドレスによって命
令の先取り制御を開始するが、その時、命令先取り制御
信号（６）によって更新され友先取り制御コードカウン
タ（１１）の内容を主記憶装ｆｉｔ（３１内の先取り制
御コードバッファ記憶装置（１２月二格納する。
主記憶装置ｅｌ（３１では各データ要求倶号（８）に対
する情報を続出してデータライン（１０月二送出し、同
時にレディ信号（９）を送出すると共に、その情報に対
するデータ要求信号（８）全受取つｆｃ時点の先取り制
御コードバッファ記憶装ｆｉｌ （１２）の内容を送出
する。
する情報を続出してデータライン（１０月二送出し、同
時にレディ信号（９）を送出すると共に、その情報に対
するデータ要求信号（８）全受取つｆｃ時点の先取り制
御コードバッファ記憶装ｆｉｌ （１２）の内容を送出
する。
この内容と先取り制御コードカウンタ（１１）の内６と
が比較回路（１３）で比較され両内容が一致したときだ
けアンド回路（１４）がレディ倍−Ｑ ＋９） ？ｒ
書込み制御信号（１５）として出力しデータライン（１
０）上の信号を命令バッファ記憶装Ｎ（２）に畜込み、
また仄の誓込みのためアドレスカウンタ（５）の内容を
数値１だけ増加させる。
が比較回路（１３）で比較され両内容が一致したときだ
けアンド回路（１４）がレディ倍−Ｑ ＋９） ？ｒ
書込み制御信号（１５）として出力しデータライン（１
０）上の信号を命令バッファ記憶装Ｎ（２）に畜込み、
また仄の誓込みのためアドレスカウンタ（５）の内容を
数値１だけ増加させる。
第２図に示すプログラムの流れを第３凶の四路（二より
処理する場合會考えてみる。第２区ステップ（１１３）
の命令が演算制御部（１１で実施されている時点で先取
り制御コードカウンタ（１１）の内ｄはＸで′あるとし
、主記憶装置（３）へは（Ｎ＋３）番地までのデータを
求信号が与えられているとする。Ｎ番地の命令が演算制
御部（１１の命令レジスタ（図ボせず）に入力されステ
ップ（１１４）が実行され分岐が決定されると、命令先
取り制御信号（６）が送出され、先取り制御コードカウ
ンタ（１υの内容はＸ＋１に更新され、以降のデータ要
求の先取り制御コードとして用いられる。プログラムス
テップが（１１４）から（２０１）へ分岐した後、Ｍ番
地以降の命令の先取り制御が開始されるが、その時点で
主記憶装置＋３） カＧ−＋は分岐決定以前に出されて
いたデータ要求に対する情報がデータライン（１０）上
に出力されることがある。しかしながら、これらの情報
はすべて先取り制御コードＸを有しており、先取り制御
コードカウンタ（１１ンの内容はすでに更新されてＸ＋
１ｉ二なっているため、比較回路（１３）から一致信号
が生成されないので、命令バッファ記憶装置（２）への
書込み制御信号（１５）は発生しない。先取り制御コー
ドＸ＋１會有するＭ番地以降の命令だけが命令バッファ
記憶装置（２）に格納されることＣ二なる。
処理する場合會考えてみる。第２区ステップ（１１３）
の命令が演算制御部（１１で実施されている時点で先取
り制御コードカウンタ（１１）の内ｄはＸで′あるとし
、主記憶装置（３）へは（Ｎ＋３）番地までのデータを
求信号が与えられているとする。Ｎ番地の命令が演算制
御部（１１の命令レジスタ（図ボせず）に入力されステ
ップ（１１４）が実行され分岐が決定されると、命令先
取り制御信号（６）が送出され、先取り制御コードカウ
ンタ（１υの内容はＸ＋１に更新され、以降のデータ要
求の先取り制御コードとして用いられる。プログラムス
テップが（１１４）から（２０１）へ分岐した後、Ｍ番
地以降の命令の先取り制御が開始されるが、その時点で
主記憶装置＋３） カＧ−＋は分岐決定以前に出されて
いたデータ要求に対する情報がデータライン（１０）上
に出力されることがある。しかしながら、これらの情報
はすべて先取り制御コードＸを有しており、先取り制御
コードカウンタ（１１ンの内容はすでに更新されてＸ＋
１ｉ二なっているため、比較回路（１３）から一致信号
が生成されないので、命令バッファ記憶装置（２）への
書込み制御信号（１５）は発生しない。先取り制御コー
ドＸ＋１會有するＭ番地以降の命令だけが命令バッファ
記憶装置（２）に格納されることＣ二なる。
し友がって上述のような制御方法によれば、命令によっ
て先取り制御を停止させる必要はなく、またすでに出さ
れているデータ要求の無効化処理も不要であるため、命
令の先取り制御回路全体を簡単に構成できる。
て先取り制御を停止させる必要はなく、またすでに出さ
れているデータ要求の無効化処理も不要であるため、命
令の先取り制御回路全体を簡単に構成できる。
なお、上記実施例では先取り制御コードをカウンタ（１
１）で生成しているが、カウンタ（１１） ’に用いる
かわりに簡単なレジスタを設け、演算制御部（１）から
分岐前と分岐後の識別音つけるためのコード會しジスタ
シニ入力することにしてもよい。
１）で生成しているが、カウンタ（１１） ’に用いる
かわりに簡単なレジスタを設け、演算制御部（１）から
分岐前と分岐後の識別音つけるためのコード會しジスタ
シニ入力することにしてもよい。
以上のようζ二、この発明によれば、分岐前と分岐後と
を識別する九めに先取り制御コードタ導入したので、命
令先取り制御回路の４１１成を藺墜化し、命令の実行速
度の向止金はかることができる。
を識別する九めに先取り制御コードタ導入したので、命
令先取り制御回路の４１１成を藺墜化し、命令の実行速
度の向止金はかることができる。
４．１向の簡単なａ！！、明
第１図は従来の装置の−１７′ｌｌｋ示すブロック図、
第２図は実行されるプログラムステップの一例ヶ示す流
れ図、第３図はこの発明の一央厖ｆ’ｌを示すブロック
図である。
第２図は実行されるプログラムステップの一例ヶ示す流
れ図、第３図はこの発明の一央厖ｆ’ｌを示すブロック
図である。
（１）−−一演算制御部、１２）’−−−命令パツファ
記獲装置、＋３１−−一生記ｔｉｔ装置、（４１−−一
岐惰先取り制−回路、＋６）−−一命令先堆り制御信号
、＋７）−一一メモリアドレス偏号、（８）−一一デー
ターｊ！求領号、（９）−−−レディ信号、（１０）−
−−データライン、（ｉｉ片−一先取り制御コードカウ
ンタ、（１２）−ｍ−先取り制御コードバッファ配憶装
置、（１３）−ｍ−比較回路、（１５） −−−誓込み
制御領号。
記獲装置、＋３１−−一生記ｔｉｔ装置、（４１−−一
岐惰先取り制−回路、＋６）−−一命令先堆り制御信号
、＋７）−一一メモリアドレス偏号、（８）−一一デー
ターｊ！求領号、（９）−−−レディ信号、（１０）−
−−データライン、（ｉｉ片−一先取り制御コードカウ
ンタ、（１２）−ｍ−先取り制御コードバッファ配憶装
置、（１３）−ｍ−比較回路、（１５） −−−誓込み
制御領号。
なお、図中同一符号は同−又は相当部分音ｌ（丁。
Claims (1)
- 【特許請求の範囲】 主記憶装置と演：Ｊ！制御部との間に命鎗バッファ紀偉
装ｍを設は上記主配置装置に配憶されている命令のうち
から先取りした１轟令を上記命令バッファ記ｊ装置に格
納しておく場合の命令先取り制御方法において、 上紀漬Ｊｌ？ｄｊ御回路では、分岐などによってメモリ
アドレスの櫨が不連続に変化するととＣ二、命令先取り
制御信号を送出する段階と、 上記命令先取り制御信号によって先取り制御コードカウ
ンタの内容を震央する段階と、上記命令先取り制御［Ｉ
ｌ信号を受信した命令先取り１ｔｌｊｌ１１回路は新し
いアドレス値からの命令先取り制ｎｔ−開始しその開始
の時点（二おける上記先取り制御コードカウンタの内容
奢上記主記ｔＪｉ ４１ｉｔｙ＋へ送出する段階と、 上記命令先取り制御回路から送出された上記先取り制御
コードカウンタの内容を上記主６己憶装置内の先取り制
御コードバッファ記憶装置に記憶する段階と、 上記主記憶装置では、上記命令先取り制御回路からのデ
ータ要求信号＆＝応じメモリアドレス信号によって指定
された番地の内容ｔデータライン上に続出し、レディ信
号と、当該データ賛求侶ちが送出された時点における上
記先取り制御コードノくツファ記憶装置の内容と全出力
する段階と、上記主記憶装置から出力され友上記先取り
制御コードバッファ配憶装置の内容と上記先取り制御コ
ードカウンタの内容とが合致したときだけ上記レディ信
号（二より上記データライン上のデータを上記命令バッ
ファ記憶装ｊｉｌｔ二゛書込む段階と會備えたこと’ｋ
ｎＩ徴とする命令先取り制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9932681A JPS581247A (ja) | 1981-06-26 | 1981-06-26 | 命令先取り制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9932681A JPS581247A (ja) | 1981-06-26 | 1981-06-26 | 命令先取り制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581247A true JPS581247A (ja) | 1983-01-06 |
| JPS6125168B2 JPS6125168B2 (ja) | 1986-06-14 |
Family
ID=14244505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9932681A Granted JPS581247A (ja) | 1981-06-26 | 1981-06-26 | 命令先取り制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581247A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047801A (ja) * | 1983-08-25 | 1985-03-15 | Toshiba Corp | タ−ビン制御装置 |
| JPS61109147A (ja) * | 1984-10-31 | 1986-05-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 命令フェッチ及び実行制御方法 |
| JPS61165145A (ja) * | 1984-12-24 | 1986-07-25 | Fujitsu Ltd | アクセス要求取消制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582357A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Information processing unit |
-
1981
- 1981-06-26 JP JP9932681A patent/JPS581247A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582357A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Information processing unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047801A (ja) * | 1983-08-25 | 1985-03-15 | Toshiba Corp | タ−ビン制御装置 |
| JPS61109147A (ja) * | 1984-10-31 | 1986-05-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 命令フェッチ及び実行制御方法 |
| JPS63199341U (ja) * | 1984-10-31 | 1988-12-22 | ||
| JPS61165145A (ja) * | 1984-12-24 | 1986-07-25 | Fujitsu Ltd | アクセス要求取消制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6125168B2 (ja) | 1986-06-14 |
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