JPS5812600B2

JPS5812600B2 - 電子楽器

Info

Publication number: JPS5812600B2
Application number: JP52017716A
Authority: JP
Inventors: 秀雄鈴木
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1977-02-22
Filing date: 1977-02-22
Publication date: 1983-03-09
Also published as: JPS53103718A

Description

【発明の詳細な説明】この発明は電子楽器に関し、特に発音系列を適宜切換変
更して複数楽器の合奏を行なった場合のような発音効果
が得られるようにした電子楽器に関するものである。

多数の鍵を具えるデジタル処理式の電子楽器において、
複数の音を同時に発音し得るように構成するには、同時
最大発音数を鍵の数よりも少ない特定数に限定してこの
特定数に対応した発音チャンネルを設け、押鍵によって
選択された音の発音を上記発音チャンネルのうちの適宜
のチャンネルに割当てて、この割当て処理したチャンネ
ルから対応する楽音を発生させるようにすることが考え
られている。

そして、上述の割当て処理を行なうのがキーアサイナと
呼ばれる装置であり、このキーアサイナでは押鍵された
鍵（以下、操作鍵という）を表わす鍵情報を複数の発音
チャンネルのいずれかのチャンネルに割当てて、該チャ
ンネルに対応する楽音形成回路から上記鍵情報に基づき
所望の楽音を発生させるようにしている。

しかしながら、上述した従来の電子楽器においては、あ
る鍵を表わす鍵情報は複数の発音チャンネルの内のいず
れか１個の発音チャンネルのみに発音割当て処理がなさ
れて該鍵情報に対応する楽音信号が発音されるようにな
っているために、例えばピアノとパイプオルガンの合奏
を行なった場合のように、ある１つの鍵情報に対して複
数の異なった音色の楽音を同時に発音させるような発音
効果を得ることはできなかった。

これを行なうためには、全発音チャンネルの楽音形成回
路に対して他の音色の楽音を発生する楽音形成回路を並
列的に接続することによって達成されるが、全発音チャ
ンネルに対して発音形成回路を複数個並設して設けるこ
とは装置が複雑になるとともに価格が大幅に上昇してし
まう。

また、上述の従来の電子楽器では発音チャンネルと楽音
形成回路とが固定されでいたために、発音系列数の変更
が行なえない等の種々の欠点を有していた。

したがって、この発明による目的は発音系列（発音チャ
ンネル）の変更が極めて容易に行なえ、これによって異
種楽器による合奏を行なった場合のような発音効果が容
易に得られる電子楽器を提供することである。

この発明による他の目的は、特別な発音チャンネルを付
加することなくして、合奏を行なったような発音効果が
得られる電子楽器を提供することである。

このような目的を達成するために、この発明はキーアサ
イナの発音割当てチャンネルに割当てられた鍵情報を複
数の発音チャンネルの１つもしくは複数のチャンネルの
いずれに供給するかを切替制御することにより、発音系
列数を固定された発音チャンネル数のうちで自由に変更
できるようにしたものである。

以下、図面を用いてこの発明による電子楽器を詳細に説
明する。

第１図はこの発明による電子楽器の一実施例を示す全体
構成略示ブロック図であって、特に、この発明をシンセ
サイザ方式の楽音形成回路を用いた電子楽器に適用した
場合を示すもので、大別すると、各鍵にそれぞれ設けら
れたキースイッチのうち、押鍵によって動作（メーク接
点の場合は閉成動作、ブレーク接点の場合は開動作）し
たキースイッチを検出し、この検出したキースイッチを
表わすコード化した信号、すなわちキーコードＫＣを発
生するキーコーダ１００と、キーコーダ１００から供給
されるキーコードＫＣを同時発音可能な発音チャンネル
（鍵の数よりはるかに少ない。

）に対応した発音割当てチャンネルのうちのいずれかの
チャンネルに割当てる動作を実行するチャンネルプロセ
ッサ２００とからなるキーアサイナ３００と、キーアサ
イナ３００を介して供給されるキーコードＫＣに対応し
た音高電圧ＫＶを発生するキーコード・音高電圧変換部
４００と、前記キーコード・音高電圧変換部４００から
送出される音高電圧ＫＶ、前記チャンネルプロセッサ２
００の押鍵状態メモリ２０４から送出されるキーオン信
号ＫＯおよび後述する楽音制御信号ＴＭを供給すべき発
音チャンネルを切替える発音チャンネル切替部５００と
、この発音チャンネル切替部５００から供給される音高
電圧Ｋ■、キーオン信号ＫＯおよび音色制御信号ＴＭに
それぞれ対応した楽音信号を各発音チャンネル別に発生
する楽音形成部６００と、楽音形成回路６００に対し、
発生される楽音の状態を設定制御するための楽音制御信
号を発生する楽音制御信号メモリ７００と、前述した各
部に種々のタイミイグ信号を供給するタイミング信号発
生部８００とから構成されている。

キーコーダ１００においては、多数のキースイッチ１０
１ａ〜１０１ｎを有するキースイッチ回路１０２が設け
られており、このキースイッチ回路１０２の各キースイ
ッチ１０１ａ〜１０１ｎは複数のブロック（例えば各オ
クターブ毎のグループ）に分けられているとともに、各
ブロック内のキースイッチ毎を複数のノート（例えばＣ
，Ｃ＃，Ｄ，・・・Ｂの１２音名の鍵）に区分し、各キ
ースイッチ１０１８〜１０１ｎの一方の端子（可動接点
）ａ側を各ブロックの同一ノート毎に共通接続して各ノ
ート別に配線Ｎ１〜Ｎｍを引き出すとともに、他方端子
（固定端子）ｂ側を同一ブロック毎に共通接続して各ブ
ロック別に配線Ｂ１〜Ｂｌを引き出している。

したがって、このキースイッチ回路１０２は、ブロック
配線Ｂ１〜Ｂｌを「行」とし、ノート配線Ｎ１〜Ｎｍを
「列」としたマトリクス（行列配線）の各交点部分の行
列間に各キースイッチ１０１ａ〜１０１ｎがそれぞれ接
続されでいることになる。

この結果、キースイッチ回路１０２から引き出されてい
る全配線数、つまりブロック配線Ｂ１〜Ｂｌとノート配
線Ｎ１〜Ｎｍの総合計配線数は全キースイッチ１０１ａ
〜１０１ｎの数に比べてはるかに少ないものとなってい
る。

例えば全キースイッチ１０１ａ〜１０１ｎの数が［Ｘｍ
ｊ個であるとすると、この場合のキースイッチ回路１０
２から引き出される全配線数はノート数ｍ＋ブロック数
ｌであり、その数は「ｍ＋ｌ」本となる。

このように構成されたキースイッチ回路１０２の各キー
スイッチ１０１ａ〜１０１ｎは、ノート配線Ｎ１〜Ｎｍ
を介してノート検出回路１０３に接続されており、また
ブ，、ロック配線Ｂ１〜Ｂｌを介してブロック検出回路
．１０４に接続されている。

この場合、全キースイッチ１０１ａ〜１０１ｎ中のすべ
ての動作キースイッチの検出は、数種類の検出動作状態
（以下、単にステートという）を順次実行することによ
って検出動作が完了するようになっている。

その第１ステートＳＴ１は、ノート検出回路１０３から
ノート配線Ｎ１〜Ｎｍを介してすべてのキースイッチ１
０１ａ〜１０１ｎの可動接点側ａに信号を印加し、動作
中のキースイッチのみの固定接点側ｂを通して当該動作
中のキースイッチが属するブロックのブロック配線Ｂ１
〜Ｂｌに前記印加信号を導き出し、この導き出された信
号をブロック検出回路１０４に供給して記憶する。

これにより、どのブロックに動作中（オンされている）
のキースイッチ（１個あるいは複数個）が存在するかが
検出される。

なお、この第１ステートにおけるブロック検出回路１０
４の記憶タイミングは、タイミング信号発生部８００に
同期して作動している状態制御回路１０５から供給され
る第１ステート信号によって決定される。

そして、ブロック検出回路１０４の記憶動作が完了する
と、状態制御回路１０５はこれを検出して第２ステート
の制御を行なう。

次に、第２ステートＳＴ２においては、ブロツク検出回
路１０４に記憶されたブロック（１ブロックあるいは複
数ブロック）のうち、あらかじめ定められた優先順位に
したがって１ブロックを抽出し、ブロック検出回路１０
４から抽出されたブロックに対応するブロック配線Ｂ１
〜Ｂ７を介して当該ブロックに含まれる各キースイッチ
の固定接点ｂ側に信号を印加し、これによって当該ブロ
ック内の各ノートのキースイッチの可動接点ａ側のノー
ト配線Ｎ１〜Ｎｍから該信号を導き出してノート検出回
路１０３に記憶させる。

このようにすれば、動作中のキースイッチ１０１ａ〜１
０１ｎに対応するノート配線Ｎ１〜Ｎｍのみにブロック
検出回路１０３からの信号が伝達されることになり、こ
の信号をノート検出回路１０３に記憶させることによっ
て、抽出されたブロックにおける動作中のキースイッチ
（１個あるいは複数個）のノートが検出されることにな
る。

また、ブロック検出回路１０４において抽出されたブロ
ック信号は、該ブロックを表わす複数ビット（この場合
は３ビット）のブロックコード信号（以下、ブロックコ
ードＢＣという）に変換してサンプルホールド回路１０
６に供給して記憶させる。

なお、この第２ステートにおけるブロック検出回路１０
４の１ブロック抽出タイミングおよびノート検出回路１
０３における記憶タイミングは、前述した第１ステート
の場合と同様に、状態制御回路１０５から供給される第
２ステート信号によって決定されている。

そして、ノート検出回路１０３の記憶動作が完了すると
、状態制御回路１０５はこれを検出して第３ステートの
制御を行なう。

次に第３ステートＳＴ３は、前記第２ステートに続く動
作状態であり、前記第２ステートにおいてノート検出回
路１０３に記憶されたノート（１個あるいは複数個）を
システムクロツクに同期し、かつあらかじめ定められた
優先順位にしたがって順次抽出し、この抽出したノート
信号を該ノートを表わす複数ビット（この場合は４ビッ
ト）のノートコード信号（以下、ノートコードＮＣとい
う）に変換してサンプルホールド回路１０６に順次供給
する。

この第３ステートは、ノート検出回路１０３に記憶され
ているノートに関してのみ実行されるものであるために
、時間的な無駄は一切生じない。

例えばノート検出回路１０３に３種類のノートが記憶さ
れていると、あるブロックに関する第３ステートは３ク
ロツク時間で終了する。

そして、ノート検出回路１０３に記憶されているノート
コード信号がすべて読み出されると、状態制御回路１０
５がこれを検出して次のステートに制御する。

この場合、ブロック検出回路１０４にまだブロック信号
の記憶が存在する場合には前記第２ステートおよび第３
ステートの制御にもどり、これらのステートを前記同様
に実行する。

またブロック検出回路１０４にブロック信号の記憶が存
在しない場合にはキースイッチ回路１０２のブロック配
線Ｂ１〜ＢＡに残されている電荷（配線の浮遊容量また
は各配線にそれぞれ接続された微少コンデンサに充電さ
れた電荷）をすべて放電させてリセットした後に再び前
記第１ステートに移行する。

一方、サンプルホールド回路１０６は、第２ステートの
状態においてブロック検出回路１０４から供給されるブ
ロックコードＢＣを記憶保持しており、ノート検出回路
１０３から供給されるノートコードＮＣと同期させて出
力する。

したがって、サンプルホールド回路１０６からは、ブロ
ックコードＢＣとノートコードＮＣが組合された７ビッ
ト構成によるキーコードＫＣが送り出されることになり
、このキーコードＫＣによって動作キースインチを容易
に識別することができる。

このようにして、全動作キースイッチの検出が終了する
までには、第１ステートＳＴ１→第２ステートＳＴ２→
第３ステートＳＴ３…というようにステップするが、ブ
ロック検出回路１０４に最初に記憶したすべてのブロッ
クに関するブロックコードＢＣを送出しかつ最後のブロ
ックにおける動作キースイッチのノートに関するノート
コードＮＣを送出し終えると、ブロック検出回路１０４
およびノート検出回路１０３の記憶がすべて抽出されて
全くなくなるために、これによって第４ステートＳＴｏ
１すなわち待期状態となる。

そして、キースイッチ回路１０２、ノート検出回路１０
３およびブロック検出回路１０４の動作がすべてリセッ
トされたことを確認すると再び第１ステ−トＳＴ１にも
どり、以後は前述したように第２ステートＳＴ２、第３
ステートＳＴ３の状態を繰返して第４ステートＳＴｏつ
まり待期状態に達することにより、全キースイッチの検
出動作が１通り繰返される。

キーコーダ１００のザンプルホールド回路１０６から送
り出されるキーコードＫＣは、チャンネルプロセッサ２
００に供給され、ここにおいて楽音信号を形成するチャ
ンネルが割当てられる。

この場合、サンプルホールド回路１０６から送り出され
るキーコードＫＣは一定期間保持されており、この保持
時間はチャンネルプロセッサ２００において１つの割当
て処理が実行される動作時間に対応している。

・また、このキーコーダ１００は、操作キースイッチ
のすべてを対応するキーコードＫＣに変換して送り出し
を完了する毎に設定される第４ステート状態（待期状態
）においてスタート信号Ｘをサンプルホールド回路１０
６を介して送出する。

この信号Ｘはチャンネルプロセッサ２００においてキー
オフ検出のために使用される。

なお、このキーコーダ１００から送出されるキーコード
ＫＣのブロックコードＢＣおよびノートコードＮＣの内
容の一例を第１表に示す。

次に、チャンネルプロセッサ２００は、キーコードメモ
リ２０１と、キーオン・オフ検出回路２０２と、トラン
ケート回路２０３および押鍵状態メモリ２０４とによっ
て構成されている。

キーコードメモリ２０１は同時発音可能な発音チャンネ
ル数に対応した複数の発音割当てチャンネルに対応する
特定数の記憶回路を備えており、この記憶回路は循環型
シフトレジスタで構成すると好都合である。

この場合、発音割当てチャンネル数がＡ１キーコードＫ
Ｃのビット数がＢであるとすると、Ｂ個の記憶単位を有
するＡステージ（１ステージ＝Ｂビット）のシフトレジ
スタが用いられ、記憶された（既に割当てられた）キー
コードＫＣはクロックパルスによって順次シフトして時
分割的に送り出されて楽音波形発生のための制御信号と
して利用されるとともに、このシフトレジスタの入力側
に帰還されて循環するようになっている。

キーオン・オフ検出回路２０２は、キーコーダ１００か
ら供給される入カキーコードＫＣとキーコードメモリ２
０１から順次時分割的に送り出される全記憶キーコード
ＫＣとを比較し、一致した場合には入カキーコードＫＣ
と同一のキーコードＫＣがあるチャンネルにすでに割当
てられているものとしてキーコードメモリ２０１への記
憶を阻止し、つまりチャンネルの割当てを中止する。

また、上述した比較結果が不一致の場合には、新たなキ
ーが操作されたものであるから、この入力キーコードＫ
Ｃをキーコードメモリ２０１の空いているチャンネルの
すべてに記憶させる。

更に、上述した比較結果が不一致でかつ全チャンネルに
他のキーコードＫＣがすでに割当てられている場合には
、トランケート回路２０３によってすでに離鍵されてい
る音で最も減衰が進んでいる音が割当てられているチャ
ンネルを検出し、このチャンネルに記憶されているキー
コードＫＣを入カキーコードＫＣに強制的に書き変える
ように制御する。

また、このキーオン・オフ検出回路２０２は、各チャン
ネルへの入力キーコードＫＣの割当て状態をその都度押
鍵状態メモリ２０４に供給して記憶させ、その読み出し
出力によって後述する各チャンネルの発音動作制御を行
なわせるとともに、離鍵を検出して押鍵状態メモリ２０
４の対応するチャンネルの記憶内容を変更し、そのチャ
ンネルの発音を所定の条件に従いながら、つまり除々に
減衰させる等の制御を行ないながら発音を終了させる。

以後の動作においては、押鍵状態メモリ２０４に記憶さ
れた内容から空チャンネルを選択し、キーコードメモリ
２０１の対応するチャンネルのステージに入カキーコー
ドＫＣを記憶する。

なお、キーコードメモリ２０１と押鍵状態メモリ２０４
は互いに同期した状態で各チャンネルに対応した部分が
時分割的に選択されて信号の記憶が行なわれるようにな
っている。

次に、キーコード音高電圧変換部４００は、サンプリン
グ回路４０１と、サンプリング周期を制御するサンプリ
ング制御回路４０２と、デジタルアナログ変換回路４０
３とによって構成されている。

そして、このキーコード音高電圧変換部４００は、キー
アサイナ３００から供給されるキーコードＫＣをサンプ
リング回路４０１においてサンプリングし、このサンプ
リングしたキーコードＫＣ’をデジタル・アナログ変換
回路４０３に供給する。

この場合、サンプリング回路４０１はサンプリング制御
回路４０２の出力によってサンプリング周期が決定され
ており、その周期はキーコードメモリ２０１の内容をシ
フトするためのクロツクをチャンネル数よりも１個多く
カウントした時間となっている。

したがって、サンプリング回路４０１は、キーコードメ
モリ２０１のシフトがほぼ一巡する毎に、順次異なるチ
ャンネルに対応したキーコードＫＣをサンプリングする
とともに、このサンプリングしたキーコードＫＣ’を次
のサンプリング時まで出力し続けることになり、これに
よって減速サンプリングを行なっている。

これは、前述したキーコーダ１００およびチャンネルプ
ロセッサ２００がキースイッチ１０１ａ〜１０１ｎの状
態（押鍵状態および離鍵状態）の検出およびチャンネル
への割当てを迅速に行なう必要があるのに対し、音高電
圧を扱う部分は並列処理を行なっているために高速動作
を必要としないのと、アナログ信号の音高電圧を高速で
扱うと動作が追従しない。

すなわち回路系および配線系における微少静電容量によ
って波形がなまり、これによってキーコードＫＣに一致
した正確な楽音が得られなくなる。

このような種々の理由によってキーコードＫＣの減速サ
ンプリングを行ない、減速サンプリングされたキーコー
ドＫＣ’を形成する。

サンプリング回路４０１の出力側に接続されたデジタル
・アナログ変換回路４０３が上述したキーコードＫＣ’
を対応する音高電圧ＫＶに変換する部分である。

このデジタル・アナログ変換回路４０３は、前述したよ
うにサンプリング回路４０１で減速サンプリングされた
キーコードＫＣ’を入力とし、このキーコードＫＣ’を
ブロックコードＢＣ’とノートコードＮＣ’に分けてそ
れぞれをデコードする。

そして、ブロックコードＢＣ’のデコードされた出力に
よって抵抗分圧回路から該ブロックに対応する電圧信号
を取り出し、この取り出した電圧信号をノートコードＮ
Ｃ’をデコードした出力によって該ノートに対応してさ
らに分圧することにより当該キーコードＫＣ’に対応し
た音高電圧ＫＶを発生する。

この音高電圧ＫＶは、サンプリング制御回路４０２から
供給される制御信号によって、サンプリング回路４０１
の各サンプリングされたキーコードＫＣ’が割当てられ
たチャンネルと同一のチャンネルに分配される。

この場合、各チャンネルへの音高電圧ＫＶの分配動作は
、前述した押鍵状態メモリ２０４と同期して作動してお
り、選択されるチャンネルも一致している。

このようにして、キーコードＫＣ’に対応するアナログ
電圧に変換された音高電圧ＫＶは各チャンネルに分配さ
れるわけであるが、キーコードＫＣ’を音高電圧ＫＶに
変換する場合に、デジタルーアナログ変換部分における
回路系の微少容量によって、変換された音高電圧ＫＶの
立上り部分に多少のなまり（スミア）が発生する。

したがって、キーコードＫＣ’に対応して変換された音
高電圧ＫＶを、その最初の部分、つまり立上り開始部分
から後段の楽音形成回路に供給すると、この音高電圧Ｋ
Ｖの立上り部分におけるなまり部分においてキーコード
ＫＣ’と全く異なった楽音が発生され、この楽音周波数
が除々に上昇して目的とするキーコードＫＣ’に対応し
た周波数の楽音を発生する。

この場合、上述した音高電圧ＫＶの立上り時におけるな
まりの発生部分は微少な時間ではあるが、楽器において
は発音開始時の楽音も重要視される。

このために、上述したデジタル・アナログ変換回路４０
３は、デジタルーアナログ変換が完全になされた状態に
おいて始めて音高電圧ＫＶを各チャンネルに分配するよ
うに構成されている。

つまり、サンプリング回路４０１からキーコードＫＣ’
が供給されてから微少時間（サンプリング出力の１／ｎ
）の範囲にわたってゲートをかけた後に各チャンネルへ
の音高電圧ＫＶの分配を行なっている。

次に、発音系列切替部５００は、デジタル・アナログ変
換回路４０３から各チャンネル時間に対応して並列的に
出力される音高電圧ＫＶを各発音チャンネルのうちどの
発音チャンネルに供給するかを切替設定するための第１
セレクトスイッチ５０１と、チャンネルプロセッサ２０
０の押鍵状態メモリ２０４から送出されるキーオン信号
ＫＯを各発音チャンネルのうちどの発音チャンネルに供
給するかを切替設定するための第２セレクトスイッチ５
０２と、楽音制御信号メモリ７００に各発音系列別に予
め記憶されている楽音制御信号ＴＭを各発音チャンネル
へ切替えて供給する第３セレクトスイッチ５０３と、第
１〜第３セレクトスイッチ５０１〜５０３の状態を制御
するスイッチ制御部５０４とから構成されており、スイ
ッチ制御部５０４の操作に連動して第１〜第３セレクト
スイッチ５０１〜５０３を駆動することにより、第１〜
第３セレクトスイッチ５０１〜５０３によって設定され
た各発音チャンネルに対して音高電圧ＫＶ、キーオン信
号ＫＯおよび楽音制御信号ＴＭがそれぞれ供給されるよ
うになっている。

次に、楽音形成部６００は各発音チャンネルに対応して
設けられた楽音形成回路６０１ａ〜６０１ｈを有してい
る。

この楽音形成回路６０１ａ〜６０１ｈは、この実施例に
おいては電圧制御型可変周波数発振器（以下■ＣＯと称
する。

）電圧制御型可変フィルタ（以下ＶＣＦと称する。

）および電圧制御型可変利得増幅器（以下ＶＣＡと称す
る。

）と、前記各部ＶＣＯ，ＶＣＦ，ＶＣＡの制御タイミン
グおよび制御量をプログラムするエンベロープジエネレ
ータＥＧとからなる、いわゆるシンセサイザ方式で構成
されており、第１セレクトスイッチ５０１を介して音高
電圧ＫＶが供給されると、■ＣＯが入力音高電圧ＫＶに
対応した周波数の発振を行なう。

この発振出力はＶＣＦおよびＶＣＡを介して楽音信号と
して送出され、ミキシング用の抵抗９００ａ〜９００ｈ
において他のチャンネルを担当する楽音形成回路から送
出される楽音信号と混合された後に出力端子９０１を介
して図示しないスピーカに供給されるようになっている
。

この場合、ＶＣＯ，ＶＣＦおよびＶＣＡをエンベロープ
ジエネレータＥＧから発生する制御波形信号で制御する
ことにより、この制御波形信号にしたがってＶＣＯでは
発振周波数が微少に変化し、またＶＣＦではその周波数
特性が変化して自然性、音楽性豊かな楽音信号を形成し
、更にＶＣＡでは制御波形にしたがって楽音エンベロー
ブを制御する。

この各エンベロープジエネレータＥＧには、第３セレク
トスイッチ５０３を介して楽音制御信号メモリ７００か
ら送出される楽音制御信号ＴＭが結合され、該楽音制御
信号ＴＭに対応した波形形状の制御波形信号を発生する
もので、制御波形信号の発生タイミングは、チャンネル
プロセッサ２００の押鍵状態メモリ２０４から第２セレ
クトスイッチ５０２を介して供給されるキーオン信号Ｋ
Ｏによって制御される。

タイミング信号発生部８００は、図示しない基準発振器
から供給される基準クロツク信号（システムクロツク）
をカウントして種々の同期信号を作り、この同期信号を
上述した各部に供給して全体としての動作上の同期を得
ている。

以上の説明が、この発明による電子楽器の一実施例を示
す全体構成略示ブロック図（第１図）に対する要部構成
とその動作の説明である。

以下、第１図に示す各部ブロックを具体化回路で表わし
た図面およびその要部の動作波形図を用いてその構成お
よび動作を詳細に説明する。

なお、具体化された回路の説明に入る前に、回路中にお
ける記号の特殊使用について説明する。

第２図ａ％ｆは使用記号の一例を示すものであって
、第２図ａはインバータ、同図ｂ，ｃはアンドゲート、
同図ｄ，ｅはオアゲート、同図ｆは遅延フリツプフロツ
プをそれぞれ表わしている。

この場合、上記アンドゲートあるいはオアゲートにおい
て、入力数が少ない場合には同図ｂｄに示すような通常
の表示図法を採用し、入力数が多い場合には、同図ｃ，
ｅに示す特殊な図法を採用する。

同図ｃ，ｅにおいては、回路の入力側に１本の入力線を
描き、複数の信号線をこの入力線に交差させ、同回路に
入力されるべき信号の信号線と入力線との交叉点を丸印
で囲むようにしている。

したがって、同図Ｃの例の場合、論理式はＱ＝Ａ−Ｂ・
Ｄとなり、同図ｅの例の場合における論理式はＱ＝Ａ十
Ｂ＋Ｃとなる。

第３図は、第１図に示すタイミング発生部８００の要部
を示す具体的な回路図であり、この電子楽器における動
作の基準となる制御信号を発生する部分である。

したがって、まずこのタイミング発生部８００を最初に
説明する。

このタイミング発生部８００は、カスケード接続された
４個のフリツプフロツプで構成される４ビットのカウン
タ８０１と、チャンネル数に一致するビット（この実施
例においては、以下８チャンネル構成の回路として説明
する。

）を有するシフトレジスタ８０２とからなる。

カウンタ８０１は図示しない基準発振器の出力パルスΦ
を２分周した出力パルスΦ１，Φ２のうち、第４図ａに
示すクロツクパルスΦ１を入力としてカウントする。

このクロツクパルスΦ１のパルス間隔は例えば１μｓの
極めて高速パルスとなっており、このパルス間隔を以下
「チャンネル時間」と称することにする。

この電子楽器における同時発音数を８音とすると全チャ
ンネル数は８チャンネルであり、クロツクパルスΦ１に
よって順次区切られる１μｓ幅のタイムスロットは、第
１チャンネル〜第８チャンネルに順次対応して駆動され
る。

これは、前述したチャンネルプロセッサ２００において
、複数の楽音を同時に発音可能とするために各種の記憶
回路や論理回路を時分割的に共用させで、ダイナミック
論理的に構成しているためである。

また、上述したチャンネル時間は、第４図ｂに示すよう
に各タイムスロットを順に第１チャンネル時間〜第８チ
ャンネル時間とすると、各チャンネル時間は８チャンネ
ル時間毎に循環して発生されることになる。

つまり、カウンタ８０１の入力端子にクロックパルスΦ
１が図示しない発振器から供給されると、このカウンタ
８０１はクロツクパルスΦ１を順次カウントし、このカ
ウント結果を並列４ビット構成によるパイナリーデシマ
ルコードとしで出力する。

この出力のうち、最上位のフリツプフロツプの出力は、
インバータ８０３ｄを介して第４図Ｃに示すように第１
チャンネル時間〜第８チャンネル時間の範囲にわたって
出力を送出するパルス８１〜Ｓ８として取り出される。

また、最上位のフリップフロップからは、そのままの状
態で第４図ｄに示すようにハルス８１〜Ｓ８を反転した
状態の杓レスＳ，〜Ｓ１６が取り出されている。

また、カウンタ８０１から出力される並列４ビット出力
信号は、アンドゲート８０４において一致を求めること
によってフルカウント状態が検出され、このフルカウン
ト時における出力を第４図ｅに示すようにパルスＳ，６
として取り出し、またこのパルスＳ１６をインバータ８
０５を介して取り出すことによって第４図ｆに示すよう
にパルスＳ１６を得ている。

つまり、このパルスＳ，６はチャンネルプロセッサ２０
０における一回の割当て処理動作時間毎（１６μＳ）に
発生されるものであり、各チャンネル時間が２循環する
時間を必要としている。

これはチャンネルプロセッサ２００が、始めの８チャン
ネル時間で入力キーコードＫＣとすでに割当て処理が完
了している記憶キーコードＫＣとの比較を行ない、続く
８チャンネル時間で書き込み処理を行なっているためで
あり、上述した第４図ｃ，ｄに示すパルスＳ１〜Ｓ８と
パルスＳ，〜Ｓ１６は前半の８チャンネル時間と後半の
８チャンネル時間を分離している。

また、アンドゲート８０６はカウンタ８０１から出力さ
れる並列４ビット出力の内の第１〜第３出力の一致をア
ンドゲート８０６において求めることにより、第４図ｇ
に示すように第８チャンネル時間に出力を発生するパル
スＳ８，Ｓ１６を得ている。

このアンドゲート８０６から送出されるパルスＳ８，Ｓ
１６は８ビットのシフトレジスタ８０２に供給されて順
次シフトアップされ、各ビットの出力端からは第４図ｊ
〜Ｑに示すように第１〜第８チャンネル時間を順次サン
プリングした状態のパルスＢＴ１〜ＢＴ８が得られる。

したがって、シフトレジスタ８０２の各ビット出力は第
１〜第８チャンネル時間に対応したタイミング信号をパ
ラレルに取り出していることになる。

更に、シフトレジスタ８０２の第１〜第７ビット出力は
、オアゲート８０７を介して取り出しており、アンドゲ
−４８０８においてこのオアゲート８０７の出力とカウ
ンタ８０１の最上位ビット出力との一致を求めることに
よって、第４図ｈに示すクロックパルスΦＡを得ている
。

また、アンドゲート８０９はオアゲート８０７の出力と
インバータ８０３ｄの出力との一致を求めることによっ
て第４図ｉに示すクロックパルスΦＢを得ている。

このようなパルス信号およびクロツクパルスをタイミン
グ信号として各部の動作が実行されている。

以下、上述したタイミング信号を用いて各部の動作をそ
のブロック毎に順次詳細に説明する。

なお、キーコーダ１００に関しでは、本件出願人が先に
出願した特願昭５０−９９１５２号（特開昭
５２−２３３２４号）・発明の名称「キーコーダ」、特
願昭５０−１００８７９号（特開昭５２−２４５１８号
）・発明の名称「キースイッチ検出処理装置」あるいは
特願昭５１−７５０６５号（特開昭５３−１０１４号）
・発明の名称「電子楽器」の明細書中に詳細に説明され
ているので、ここではその説明を省略する。

チャンネルプロセッサ２００まず、チャンネルプロセッサ２００の構成およびその動
作を詳細に説明する。

第５図〜第８図はチャンネルプロセッサ２００を構成す
るキーコードメモリ２０１、キーオン・オフ検出回路２
０２、トランケート回路２０３および押鍵状態メモリ２
０４の具体的な実施例を示す回路図である。

第５図に示すキーコードメモリ２０１は、キーコードＫ
Ｃの各ビットＫＮ１〜ＫＮ３毎にシフトレジススタ２０
５ａ〜２０５ｇを有しており、このシフトレジスタ２０
５３〜２０５ｇのステージ数（記憶位置の数）は、同時
に発音できる楽音数、つまりチャンネル数（この実施例
では前述したように８チャンネル）に一致している。

そして、このシフトレジスタ２０５ａ〜２０５ｇは、第
４図ａに示すクロックパルスφ１と、このクロツクパル
スφ１に対して逆位相のクロツクパルスφ２とからなる
２相クロツクパルスによって駆動されて順次シフトし、
最終段から出力される出力信号は各アンドゲート２０６
ａ〜２０６ｇおよび各オアゲート２０７ａ〜２０７ｇを
介して各シフトレジスタ２０５ａ〜２０５ｇの各入力側
に帰還されるようになっている。

したがって、シフトレジスタ２０５ａ〜２０５ｇは全体
として並列のビット構成によるキーコードＫＣをチチン
ネル数だけ記憶することができるステージ数を有する８
ステージ７ビットの循環シフトレジスタを構成している
ことになる。

また、この各シフトレジスタ２０５ａ〜２０５ｇの入力
側には、ビツｌ−ＫＮ１〜ＫＢ３によって構成されるキ
ーコードＫＣが各アンドゲート２０８ａ〜２０８ｇおよ
び各オアゲート２０７ａ〜２０７ｇを介して供給されで
いる。

したがって、ライン２０９に後述するキーオン・オフ検
出回路２０２からセット信号が供給されると、各アンド
ゲート２０８ａ〜２０８ｇが開いで、キーコードＫＣの
各ビット信号ＫＮ１〜ＫＢ３が取り込まれ、各シフトレ
ジスタ２０５ａ〜２０５ｇのまだキーコードＫＣが割当
てられていないチャンネルに対応するステージ部分にす
べて書き込まれて記憶保持される。

記憶されたキーコードＫＣ（ＫＮ１〜ＫＢ３）がどのチ
ャンネルに割当てられているかは、クロックパルスφ１
，φ２で駆動されている各シフトレジスタ２０５ａ〜２
０５ｇの出力タイミングによって判別することができる
。

これは、クロツクパルスφ１，φ２と時分割的に割当て
処理が行なわれるチャンネルとが同期しかつ対応してい
るためである。

したがって、各チャンネルに割当てられた記憶キーコー
ドＫＣは、第４図ｂに示すチャンネル時間毎に順次時分
割的に出力端子２１０ａ〜２１０ｇに出力されるととも
に、各シフトレジスタ２０５ａ〜２０５ｇの入力側にも
帰還されて記憶が保持し続けられる。

なお、オアゲート２０７ｇにはイニシアルクリア信号Ｉ
Ｃが供給されてそのタイミングで強制的に”１“信号を
書き込むようになっている。

次に、第６図に示すキーオン・オフ検出回路２０２は、
キーコード比較回路２１１を有しており、上記キーコー
ドメモリ２０１の各シフトレジスタ２０５ａ〜２０５ｇ
から出力される記憶キーコードＫＣとキーコーダ１００
から現在供給されているキーコードＫＣとを比較しでい
る。

この場合、キーコード比較回路２１１に供給される各チ
ャンネルに対応した記憶キーコードＫＣは、第４図ｂに
示す１割当て時間ＴＰの間に２回循環して供給されるよ
うになっている。

つまり、前半割当て期間ＴＰ１（第４図）で第１〜第
８までの各チャンネル時間が１循環し、後半割当て時間
ＴＰ２（第４図）においてもう１循環するためである。

これに対し、キーコーダ１００のサンプルホールド回路
１０６から出力されるキーコードＫＣは第４図ｉに示す
クロックパルスφＢによって読み出されているために、
このキーコードＫＣの内容は１割当て期間ＴＰの間は変
化しない。

したがって、このように構成された回路においては、１
割当て期間ＴＰ内において各シフトレジスタ２０５８〜
２０５ｇの内容を２回循環させて出力させることにより
、前半割当で期間ＴＰ，においで現在キーコーダ１００
から出力されているキーコードＫＣがすでに記憶されて
いるか否か（すでにあるチャンネルに割当てられている
かどうか）の比較動作を行ない、後半割当て期間ＴＰ２
においては前半の比較結果に基ずく割当て動作を行なう
。

また、上記キーコード比較回路２１１から出力される一
致検出信号ＥＱは、上記比較の結果一致が得られた場合
が″１″で不一致の場合は″０″である。

検出したキーコードＫＣがどのチャンネルに割当てられ
でいるキーコードＫＣと一致したのかは、一致検出信号
ＥＱが“１“となったチャンネル時間によって判定され
る。

そして、例えば前半割当て期間ＴＰ１の終了時において
、キーコード比較回路２１１から一致検出信号ＥＱとし
て”０“信号（入力キーコードＫＣがまだどのチャンネ
ルにも割当てられでいないことを示す）が出力されると
、アンドゲート２１２の出力もこれに伴なって″０″と
なる。

この結果、アンドゲート２１２の″０″出力信号はオア
ゲート２１３およびアンドゲート２１４を介して遅延フ
リツプフロツプ２１５に記憶される。

この場合、アンドゲート２１４の一方の入力端には、第
４図ｆに示すパルスＳ１６が供給されているために、遅
延フリツプフロツブ２１５の記憶内容は、１割当て期間
ＴＰの終了時まで保持される。

そして、この遅延フリツプフロツプ２１５の出力信号”
Ｏ“は、インバータ２１６において反転した後に、アン
ドゲート２１７に供給される。

この場合、チャンネル数に対応した記憶ステージ数（こ
の実施例では８ステージ）を有し、クロックパルスφ１
，φ２によって各チャンネル時間に同期して，駆動され
るシフトレジスタ２１８が設けられており、このシフト
レジスタ２１８には各チャンネルの割当て状態が空白チ
ャンネル”０″、割当てチャンネル″１“とじて書き込
まれて順次シフトしている。

したがって、このシフトレジスタ２１８の出力を判別し
かつその″０″出力の発生チャンネル時間によって空白
チャンネルが指定される。

後半割当て期間ＴＰ２において、シフトレジスタ２１８
から空白チャンネルを示す″０′出力が発生されると、
″ＯＮ信号はインバータ２１９を介してアンドゲート２
１７に供給される。

この場合、アンドゲート２１７の他の３つの入力端には
インバータ２１６を介して供給された″１１信号、第４
図ｄに示すパルスＳ９〜Ｓ１６およびキーコードＫＣが
供給されでいることを検出するオアゲート２２０からの
”１“信号がそれぞれ供給されているために、シフトレ
ジスタ２１８から空白チャンネルに対応したチャンネル
時間に″０“信号が出力される毎にアンドゲート２１７
の出力は″１″となり、この″１″信号がキーコードメ
モリ２０１のライン２０９にセット信号として供給され
る。

このセット信号が供給されると、キーコードメモリ２０
１は前述したように入力キーコードＫＣを空白チャンネ
ルに対応したステージに記憶する。

この場合、シフトレジスタ２１８はすべての空白チャン
ネルに対してその対応するチャンネル時間に″″０″信
号を出力するために、キーコードメモリ２０１の空白チ
ャンネルに対応するステージにそれぞれ同一の入力キー
コードＫＣが書き込まれることになる。

アンドゲート（第６図）は、アンドゲート２１７のゲー
ト入力とトランケート信号とをゲート入力としている。

このトランケート信号については後述するように最も古
く離鍵されたチャンネルを判別して該チャンネルに対応
したチャンネル時間に発生されるものであり、特に後半
割当て期間ＴＰ２の該当するチャンネル時間に１個のみ
発生するようになっている。

したがって、アンドゲート２２１からは、アンドゲート
２１７から送出されたセット信号によって入カキーコー
ドＫＣが書き込まれた各ステージに対応するチャンネル
のうち、最も古く離鍵されたチャンネルに対応するチャ
ンネル時間に゛１“信号が出力される。

このアンドゲート２２１の″１″出力信号は、オアゲー
ト２２２を介してシフトレジスタ２１８の対応するステ
ージ、つまりアンドゲート２１７から出力されたセット
信号で入カキーコードＫＣが第１キーコードメモリ２０
１に書き込まれたステージに対応するチャンネルで、か
つトランケート信号で指定された最も古く離鍵されたチ
ャンネルに対応するシフトレジスタ２１８の記憶ステー
ジにすでに割当てが完了していることを表わす”１″信
号が書き込まれる。

次に、入カキーコードＫＣがすでにキーコードメモリ２
０１に記憶されていてあるチャンネルへの割当てが完了
している場合について説明する。

入力キーコードＫＣがすでにあるチャンネルに割当てら
れている場合には、キーコード比較回路２１１の一致検
出信号ＥＱは″１″となる。

この一致検出信号ＥＱ＝″′ビは、アンドゲート２１２
に供給される。

このアンドゲート２１２の入力はシフトレジスタ２１８
の出力を除いてすべで″１″である。

したがって、一致検出信号ＥＱが”１“でかつシフトレ
ジスタ２１８の出力信号がｆｆｉｇであるタイミングに
おいてアンドゲート２１２は条件が成立して“１“信号
が出力される。

この″１″″信号はオアゲート２１３およびアンドゲー
ト２１４を介して遅延フリツプフロツプ２１５に供給さ
れ、前述した場合と同様に１割当て期間ＴＰ（第４図）
の終了時まで保持される。

しかし、この遅延フリツプフロツプ２１５の出力側には
インバータ２１６が設けられており、キーコード比較回
路２１１から一致検出信号ＥＱ＝”ｌ“が出力された状
態においてはアンドゲート２１７およびアンドゲート２
２１から″１″信号を得ることができず、割当て動作は
実行されない。

以上の動作はキーオン・オフ検出回路２０２における入
力キーコードＫＣのチャンネル割当て動作である。

次に、キーオン・オフ検出回路２０２の離鍵検出動作に
ついて説明する。

上述したチャンネル割当て動作において、テンドゲート
２２１からは割当てが実行されたチャンネルに対応する
チャンネル時間に″１“信号が出力されてシフトレジス
タ２１８のそのチャンネルに対応するステージにこのチ
ャンネルの割当てが完了していることを表わす″１″信
号が書き込まれた。

したがって、このシフトレジスタ２１８は、各チャンネ
ルの割当状態を記憶していることになり、このシフトレ
ジスタ２１８の記憶情報は、チャンネル時間に対応した
クロックパルスφ１，φ２で順次シフトされ、最終段か
ら順次出力されて次に説明する押鍵状態メモリ２０４に
供給されるとともに、アンドゲート２２３およびオアゲ
ート２２２を介して入力側に加えられることにより順次
循環して記憶が保持されている。

一方、アンドゲート２２１から出力される割当てチャン
ネルを示す信号は、オアゲート２２４を介して、シフト
レジスタ２１８と同一構成による８ステージシフトレジ
スタ２２５に順次書き込まれて記憶される。

したがって、この時点においてはシフトレジスタ２２５
の内容はシフトレジスタ２１８の内容と同一となり、ま
た同一のクロックパルスφ１，φ２によって順次シフト
されている。

そして、このシフトレジスタ２２５の最終段から出力さ
れた信号は、アンドゲート２２６を介してその入力側に
もどされて保持される。

前述したキーコーダ１００から第４ステート状態（待期
状態）において送出されるスタート信号Ｘはインバータ
２２７を介してアンドゲート２２６．に供給され、アン
ドゲート２２６をインヒビットして、これによりシフト
レジスタ２２５の記憶内容がすべてリセットされる。

このリセット動作が完了した後、シフトレジスタ２２５
はアンドゲート２２１の出力信号およびアンドゲート２
２８を介してアンドゲート２１２の出力信号を書き込む
。

このような動作を行なわせることによって、シフトレジ
スタ２２５には、第４ステート（待期状態）後において
操作されているキースイッチが割当てられたチャンネル
に対応するステージに″１゛信号が書き込まれ、次のス
タート信号Ｘが発生するまで自己保持する。

これに対し、シフトレジスタ２１８はリセット動作を何
ら行なっていないために、その後に離鍵されたチャンネ
ルに対してもその対応するステージに”１“信号を記憶
し続けている。

この場合、次に再び第４ステート状態となってスタート
信号Ｘが供給されると、シフトレジスタ２２５の出力信
号が入力側に帰還されなくなるがインバータ２２９を介
してナンドゲート２３０に供給される。

このナンドゲート２３０には、第４図Ｃに示すパルス信
号８１〜Ｓ８、スタート信号Ｘ１シフトレジスタ２２５
の反転出力信号およびシフトレジスタ２１８の出力信号
が供給されている。

したがって第４ステート状態でかつパルス信号８１〜Ｓ
８の期間（前半割当て期間ＴＰ１）においてのみシフト
レジスタ２１８とシフトレジスタ２２５の出力が比較さ
れることになる。

そして、シフトレジスタ２１８の出力が“１”でシフト
レジスタ２２５の出力が″０“となっている場合、つま
り最も新しい第４ステー韮状態後において、そのチャン
ネルに割当てられたキーコードＫＣと同一のキーコード
ＫＣが供給され続けでいない場合（すなわち離鍵されて
いる）には、インバータ２２９の出力が″１″となるた
めに、ナンドゲート２３０の出力が”０″となって離鍵
状態にあるチャンネルを検出する。

したがって、このナンドゲート２３０から出力される″
０“信号のチャンネル時間を判別することによってどの
チャンネルで離鍵されたのかがわかる。

このナンドゲート２３０の″′０“出力信号は、アンド
ゲート２２３をインヒビットするために、シフトレジス
タ２１８の”１“出力信号が入力側にもどされなくなり
、これによってすでに離鍵されているチャンネルに対応
したステージ″１“信号が強制的に′０“信号に書き変
えられる。

なお、２３１はナンドゲート２３０から出力される離鍵
チャンネルを検出したことを表わす″０“信号を反転し
た“１”信号を次に説明するトランケート回路２０３に
供給するインバータであり、２３２２３３は後述す
るイネーブル信号ＩＮＢによってシフトレジスタ２１８
，２２５に“１“信号を強制的に書き込ませるためのイ
ンバータである。

次にトランケート回路２０３について説明する。

第７図はトラスケート回路２０３の具体的な実施例を示
すものであって、上述したキーオン・オフ検出回路２０
２のナンドゲート２３０から離鍵されたチャンネルが検
出されると、この離鍵チャンネル検出信号はインバータ
２３１において”１“信号に反転されてオアゲート２３
４を介して遅延フリツプフロツプ２３５に記憶される。

この遅延フリツプフロツプ２３５の出力信号はアンドゲ
ート２３６およびオアゲート２３４を介して入力側にも
どされて保持される。

この場合アンドゲート２３６の他の入力には、第４図ｆ
に示すパルス信号Ｓ１６が供給されているために、遅延
フリツプフロツプ２３５の内容は割当て期間ＴＰの終了
時まで保持された後にリセットされる。

この状態において、キーオン・オフ検出回路２０２のシ
フトレジスタ２１８から出力が送出されると、割当てが
行なわれていないチャンネルに対応したチャンネル時間
に、インバータ２３７から”１゛信号が供給されるため
、後半割当て期間ＴＰ２（パルスＳ９〜Ｓ１６）におい
て、アンドゲート２３８からシフトレジスタ２１８の′
″Ｏ″出力に対応してパルス信号が送り出される。

なお、後述説明するがナンドゲート２３９の出力および
イネーブル信号ＩＮＢはこの場合″１“である。

このアンドゲート２３８の出力信号は、加算器２４０の
入力端子ＣＩに供給され、これによって入力端子Ａ１〜
Ａ３に供給される３ビットの被加算信号に「１」が加算
され、この加算結果が３ビットの信号として出力端子Ｓ
１〜Ｓ３から出力される。

この場合、加算器２４０の出力端子８１〜Ｓ３には、イ
ンバータ２３７の出力を一方の入力信号とするアンドゲ
ート２４１ａ〜２４１ｃがそれぞれ接続されており、イ
ンバータ２３７から″１″″信号が出力された場合のみ
、つまり割当てが行なわれていないチャンネルに対応し
たチャンネル時間の時のみアンドゲート２４１ａ〜２４
１ｃが開かれてオアゲート２４２およびアンドゲート２
４３２４４を介してシフトレジスタ２４５ａ〜２４
５ｃの入力端にそれぞれ供給されるようになっている。

なお、アンドゲート２４３，２４４は、インバータ２４
６を介して供給される”１“信号（この場合にはイニシ
アルクリア信号ＩＣが発生されていない）によって開か
れている。

シフトレジスタ２４５ａ〜２４５ｃはチャンネル数と一
致する記憶ステージ（この実施例では８ステージ）を有
するシフトレジスタによって構成されており、チャンネ
ル時間に同期したクロックパルスφ１，φ２によって順
次シフトされて最終段から出力信号が送出されている。

このシフトレジスタ２４５ａ〜２４５ｃの各出力信号は
、前述した加算器２４０の被加算信号用の各入力端子Ａ
１〜Ａ３にそれぞれ供給されている。

したがって、これらの部分はキーオン・オフ検出回路２
０２が前述した離鍵を検出する毎に各シフトレジスタ２
４５ａ〜２４５ｃの各ステージのうち、シフトレジスタ
２１８の空白チャンネルに対応したステージにおいて、
現在のカウント値に順次１加算するような離鍵チャンネ
ル経過記憶回路２４７を構成していることになる。

この離鍵チャンネル経過記憶回路２４７は、８ステージ
構成によるシフトレジスタ２４５ａ〜２４５ｃを３段並
列構成として使用しでいるために、各チャンネル毎に与
えられた並列３ビットの離鍵経過信号がチャンネル時間
に対応して順次シフトしていることになり、最も古《離
鍵されたチャンネルに対応するチャンネル時間に最も大
きな値の離鍵経過信号が３ビット信号（パイナリーコー
ド）として出力される。

この場合、離鍵チャンネル経過記障回路２４７は、前述
したように３ビット構成となっているために、その出力
値の最大は７（”１１１“）となり、これに１加算を行
なうとＯ（″０００″）となって最古の離鍵チャンネル
が最も新しく離鍵されたものとなってしまう不都合があ
る。

このために、各シフトレジスタ２４５ａ〜２４５ｃの出
力側には、３ビット信号の一致を求めるナンドゲート２
３９が設けられており、このナンドゲート２３９の出力
信号によってアンドゲート２３８をインヒビットするこ
とによりそのチャンネルにおいては以後の加算を停止し
て上述した不都合を除去している。

以上のような動作を行なわせることによって、以後に説
明する回路によって離鍵の最も古いチャンネルから順次
割当で動作を行なうことができる。

これは、離鍵後においてサステインが加わっているため
に、操作された鍵が多い場合には、最も古い離鍵チャン
ネルを判別して新たなキーコードを割当てる必要がある
ためである。

離鍵チャンネル経過記憶回路２４７から各チャンネル時
間に対応して出力される３ビットの離鍵経過信号は、各
ビット毎にアンドゲーｈ２４８ａ〜２４８ｃおよびオア
ゲート２４９ａ〜２４９ｃを介して遅延フリツプフロツ
プ２５０ａ〜２５０ｃに供給されて記憶されるようにな
っている。

この場合、各遅延フリツプフロツプ２５０ａ〜２５０ｃ
に記憶された３ビットの信号は、クロックパルスφ１で
読み込まれてクロツクパルスφ２で読み出されているた
めに、１クロツクパルス分だけ遅延されて出力されるこ
とになり、この各出力信号は各アンドゲート２５１ａ〜
２５１ｃおよび各オアゲート２４９ａ〜２４９ｃを介し
て入力側にもどされて記憶が保持されるようになってい
る。

したがって、遅延フリツプフロツプ２５０ａ〜２５０ｃ
は、３ビット信号を記憶する記憶回路を構成しているこ
とになる。

遅延フリツプフロツプ２５０３〜２５０ｃの出力信号は
、３ビットの離鍵経過信号として比較器２５２に供給さ
れる。

比較器２５２は、遅延フリツプフロツプ２５０ａ〜２５
０ｃから供給される１クロツク時間遅延された離鍵経過
信号Ｂと離鍵チャンネル経過記憶回路２４７から供給さ
れる新たな離鍵経過信号Ａとを比較し、Ａ＞Ｈの場合の
み″１″出力を発生するように構成されている。

この比較器２５２から出力された″１″信号は、ノアゲ
ート２５３を介して各アンドゲート２４１ａ〜２４１ｃ
に′０″信号として供給されるために、各遅延フリツプ
フロツプ２５０ａ〜２５０ｃの出力が入力側にもどるの
を阻止する。

また、この比較器２５２から出力された″１″信号は、
アンドゲート２５４に供給されるために、このアンドゲ
ート２５４が前半割当て期間ＴＰ１における比較器２５
２の出力送出タイミングにおいでアンド条件が成立し、
その出力によって記憶回路２４７からの新たな離鍵経過
信号Ａの各ビット信号がアンドゲート２４８ａ〜２４８
ｃを介して遅延フリツプフロツプ２５０ａ〜２５０ｃに
記憶される。

したがって、これらは各チャンネルの離鍵経過信号のう
ち最犬のものを抽出する最犬離鍵経過信号抽出回路２５
５を構成していることになり、前半割当て期間ＴＰ，の
終了時には最犬離鍵経過信号のみが遅延フリツプフロツ
プ２５０ａ〜２５０ｃに記憶され、パルス信号Ｓ１６（
第４図ｅ）によって１割当て期間ＴＰの終了とともにリ
セットされる。

また、前半割当て期間ＴＰ１において発生されるアンド
ゲート２５４の出力信号は、各アンドゲート２５６ａ〜
２５６ｃに供給され、このタイミングにおいて、第３図
に示すタイミング信号発生部８００から出力さわ２る３
ビットの各チャンネルをコード化した信号、すなわちチ
ャンネルコード信号ＨＣ１〜ＨＣ３（チャンネル時間を
パイナリーコードにしたもの）を各オアゲート２５７ａ
〜２５７ｃを介して、各遅延フリツプフロツプ２５８ａ
〜２５８ｃにそれぞれ記憶する。

そして、この遅延フリツプフロツプ２５８ａ〜２５８ｃ
の内容は、前記最犬離鍵経過信号抽出回路２５５の場合
と同様に、ノアゲート２５３の出力信号をアンドゲート
２５９ａ〜２５９ｃに供給しているために、前半割当て
期間ＴＰ１内における最犬離鍵経過信号が生ずるチャン
ネルを表わすチャンネルコード信号ＨＣ１〜ＨＣ３が記
憶されることになる。

この各遅延フリツプフロツプ２５８ａ〜２５８ｃに記憶
された最犬離鍵経過信号の生じたチャンネルを表わすチ
ャンネルコード信号ＨＣ１〜ＨＣ３は、１割当て期間Ｔ
Ｐ（第４図）の終了時まで保持される。

ノアゲート２５３を介して供給されるパルス信号Ｓ１６
（第４図ｅ）によりリセットされる。

また、この遅延フリツプフロツプ２５８ａ〜２５８ｃに
記憶されているチャンネルコード信号ＨＣ，〜ＨＣ３は
、比較器２６０に供給されて入力チャンネルコード信号
ＨＣ１〜ＨＣ３との一致が求められる。

両信号が一致すると、そのタイミングにおいて一致信号
“１“を出力してキーオン・オフ検出回路２０２のアン
ドゲート２２１にトランケート信号として供給する。

この場合、チャンネルコード信号ＨＣ１〜ＨＣ３は１割
当て期間ＴＰ（第４図）の期間に２回循環するために、
第１回目の１循環期間（前半割当て期間ＴＰ１）におい
て各遅延フリツプフロツプ２５８ａ〜２５８ｃへの書き
込みが行なわれるために、比較器２６０における一致出
力信号は、後半割当て期間ＴＰ２においてあるチャンネ
ル時間に１回のみ出力されることになる。

したがって、これらの回路は離鍵最古チャンネル抽出回
路２６１を構成していることになり、各割当て期間の後
半割当て期間ＴＰ２において、最も古い離鍵チャンネル
（トランケートが最も進行しでいるチャンネル）に対応
したチャンネル時間にトランケート信号としてのパルス
信号が出力され、キーオン・オフ検出回路２０２に対し
て新たなキーコードＫＣを割当てるべきチャンネルが１
回だけ確実に指定される。

なお、離鍵チャンネル経過記障回路２４７において、イ
ニシャルクリア信号ＩＣをオアゲート２４２を介してシ
フトレジスタ２４５ａのみに書き込むのは、最初にシフ
トレジスタ２４５ａの全ステージに″１“信号を書き込
んで最初の状態におけるトランケート動作を確実にする
ためのものである。

つまり、シフトレジスタ２４５ａ〜２４５ｃの内容がす
べてリセットされた状態になると、最犬離鍵経過信号抽
出回路２５５における比較器２５２からＡ＞Ｂなる場合
に出力される″１″信号が得られなくなってしまう。

この結果、離鍵最古チャンネル抽出回路２６１の各遅延
フリツプフロツプ２５８ａ〜２５８ｃにチャンネルコー
ド信号ＨＣ１〜ＨＣ３が記憶されなくなり、各遅延フリ
ツプフロツプ２５８ａ〜２５８ｃはノアゲート２５３を
介して供給されるパルス信号でリセットされた状態を続
ける。

その結果比較器２６０においてＡ＝Ｂなる条件が得られ
ず、トランケート信号の発生がなされなくなり、最初に
発生されるキーコードＫＣが割当てられなくなってしま
う不都合が生ずる。

このような問題を解決するために、イニシャルクリア信
号ＩＣを用いてシフトレジスタ２４５ａの全ステージに
”１“信号を強制際に書き込んでいるものである。

したがって、このイニシャルクリア信号ＩＣによる″１
″信号の書き込みは、必ずしもシフトレジスタ２４５ａ
に限るものではなく、３段構成によるシフトレジスタ２
４５ａ〜２４５ｃの少なくとも１つに″１″信号を強制
的に書き込むように構成されているものであれば十分で
ある。

以上の説明が最もトランケートの進んでいるチャンネル
を１個のみ指定するトランケート回路２０３の動作であ
る。

次に押鍵状態メモリ２０４について詳細に説明する。

第８図は押鍵状態メモリ２０４の具体的な実施例を示す
ものであって、各アンドゲー｝２６２ａ〜２６２ｈには
前述したキーオン・オフ検出回路２０２のシフトレジス
タ２１８からその出力信号が順次供給されている。

このシフトレジスタ２１８は、前述したようにキーコー
ドＫＣの割当てが行なわれているチャンネルに対応した
ステージにのみ″１“信号が書き込まれており、また離
鍵されたチャンネルに対応するステージは″０″に書き
変えられている。

したがって、このシフトレジスタ２１８から各チャンネ
ル時間に対応して時分割的に送り出される信号は、現時
点における各チャンネルに割当てられた鍵の押鍵状態を
表わしているものである。

このような状態が記憶されてクロツクパルスφ１，φ２
で順次シフトされながら送り出されたシフトレジスタ２
１８の出力信号が押鍵状態メモリ２０４に供給されると
、その出力信号の″′１″状態、つまり割当てられたキ
ーコードＫＣに対応する鍵が押鍵されているチャンネル
時間において、第３図に示すタイミング信号発生部８０
０から各チャンネルに対応して（チャンネル時間に対応
して）第４図ｊ＝Ｑに示すように順次時分割的に出力さ
れるチャンネル信号ＢＴ１〜ＢＴ８のタイミングが一致
した部分のアンドゲート２６２ａ〜２６２ｈの条件が成
立し、その″１゛出力がオアゲート２６３ａ〜２６３ｈ
を介して遅延フリツプフロツプ２６４ａ〜２６４ｈに記
憶され、その出力がアンドゲート２６５ａ〜２６５ｈお
よびオアゲート２６３ａ〜２６３ｈを介して入力側にも
どされることによって保持される。

したがって、シフトレジスタ２１８（第６図）から供給
される押鍵チャンネルを示す″１′信号によって、第１
〜第８チャンネルを担当する遅延フリツプフロツプ２６
４ａ〜２６４ｈの対応するチャンネル担当部分にのみ″
１“信号が記憶され、時分割的に発生される次の対応す
るチャンネル信号ＢＴ１〜ＢＴ８がインバータ２６６ａ
〜２６６ｈを介してアンドゲート２６５ａ〜２６５ｈを
インヒビットするまで保持し続けられることになる。

例えば第４図に示す第３チャンネル時間においてシフト
レジスタ２１８（第６図）から”１“信号が出力される
と、この第３チャンネル時間に発生されるチャンネル信
号は第４図ｌに示すようにチャンネル信号ＢＴ３のみで
ある。

この結果、アンドゲート２６２ｃにおいてのみ条件が成
立し、その出力信号がオアゲート２６３ｃを介して遅延
シフトレジスタ２６４ｃに書き込まれる。

これらの回路部分は、チャンネル時間に対応して時分割
的にシリアルに出力されるシフトレジスタ２１８の押鍵
チャンネルを表わす信号を８チャンネルのパラレル信号
に変換するシリアル・パラレル変換回路２６７を構成し
ていることになる。

したがって、このシリアル・パラレル変換回路２６７の
各遅延フリツフブロツプ２６４ａ〜２６４ｈは、チャン
ネル信号ＢＴ１〜ＢＴ８によってチャンネルの押鍵状態
を示すシフトレジスタ２１８（第６図）の出力信号を順
次書き込まれることになる。

そして、このシリアル・パラレル変換回路２６７からは
、各チャンネルに対応する出力ライン２６８ａ〜２６８
ｈのうち、キーコードＫＣが割当てられており、かつそ
のキーコードＫＣに対応する鍵が押鍵されているチャン
ネルのみに″１“信号が出力される。

例えば上述したように第３チャンネルにおいで、押鍵さ
れている場合にはライン２６８ｃに”１“信号が出力さ
れる。

このように、押鍵チャンネルに対応して出力された″１
“信号は、各ノアゲート２６９ａ〜２６９ｈを介して電
界効果型トランジスタ２７０ａ〜２７０ｈのゲート電極
に供給され、この電界効果型トランジスタをオフさせて
第１〜第８チャンネルに対応して設けられた入出力兼用
端子２７１ａ〜２７１ｈに″１“信号を送出する。

例えば前述したように、第３チャンネルが指定された場
合には、遅延フリツプフロツプ２６４ｃからライン２６
８ｃを介してノアゲート２６９ｃに″１″信号が供給さ
れ、このノアゲート２６９ｃの”０“出力信号によって
トランジスタ２７０ｃのみがオフとなる。

この結果、入出力兼用端子２７１ｃのみが″１“とな１
り、他の入出力兼用端子２７１ａ，２７１ｂ，２７１ｄ
〜２７１ｈは″０“となる。

したがって、この入出力兼用端子２７１ａ〜２７１ｈの
うちで、”１“信号が送出された部分が対応するチャン
ネルにおいて、鍵が押されていることを示す。

そして、この″１″信号、すなわちキーオン信号ＫＯは
後述する楽音形成部６００の対応する楽音形成回路６０
１ａ〜６０１ｈを制御する。

また、この押鍵状態メモリ２０４には、発音チャンネル
数を切換えるためのモード端子２７２が設けられている
。

この発音チャンネル数の切換は次のような場合に必要と
なる。

これは、例えばピアノとパイプオルガンの合奏を行なっ
た場合のような発音効果を得たい場合がある。

これを行なうには、あるチャンネルの楽音形成回路に対
して並列に他の音色の楽音を形成する楽音形成回路を接
続することによって目的が達成される。

この場合、全チャンネルに楽音形成回路を並設しておけ
ば良いのであるが、このような回路を複数個並設して設
けることは価格が大幅に上昇してしまう。

このために、使用チャンネル数を減少させて、その減少
させたチャンネルの楽音形成回路に他のチャンネルの音
高電圧ＫＶを供給して同一の音高電圧Ｋ．Ｖを基に異種
の音色が得られるようにすることが考えられる。

また、チャンネル数を期定化したチャンネルプロセッサ
２００を楽音形成チャンネル数の少ない機種に適用する
場合には、このチャンネルプロセッサ２００内の制御チ
ャンネル数を減少させて使用することにより共用するこ
とができる。

この場合、チャンネルプロセッサ２００は集積化されて
いるために端子数に制限を受けてしまい、チャンネル数
切替のためのみに用いる端子を複数個設けることは他の
機能を付加する上でも不利である。

したがって、少なくとも１個のチャンネル数切替用のモ
ード端子を用いて上述した処理を行なう必要がある。

第８図に示す押鍵状態メモリ２０４にはこのような機能
が付加されている。

つまり、各入出力兼用端子２７１ｂ〜２７１ｈにはそれ
ぞれオアゲー｝２７３ｂ〜２７３ｈの片側入力端が接続
されている。

そして、このオアゲート２７３ｂ〜２７３ｈの他方の入
力端には、隣接する下位（この場合にはチャンネル番号
の多いもの）のオアゲー｝２７３ｃ〜２７３ｈ、の出力
信号が供給されるように接続されている。

また、各オアゲート２７３ｂ〜２７３ｈの出力は、イン
バータ２７４ｂ〜２７４ｈを介してノアゲート２６９ａ
〜２６９ｇの入力側に供給されている。

また、制御チャンネル数を切替えるための制御を行なう
モード端子２７２は最下位のオアゲート２７３ｈの一方
の入力端に接続されるとともに、インバータ２７４１を
介して最下位のチャンネルに設けたノアゲート２６９ｈ
の一つの入力となっている。

このように構成された回路において、全チャンネルを独
立して動作させる場合には、モード端子２７２に″１“
信号を供給する。

この結果、モード端子２７２の″１″信号はインバータ
２７４１を介してその反転信号“Ｏ“がノアゲート２６
９ｈに供給されるために、このノアゲート２６９ｈの出
力側に接続されたトランジスタ２７０ｈは、遅延フリツ
プフロツプ２６４ｈの制御下におかれている。

また、他のノアゲート２６９ｇ〜２６９ａもモード端子
２７２に供給された″″１″信号がオアゲー｝２７３ｈ
〜２７３ｂを介して更にインバータ２７４ｈ〜２７４ｂ
を介して反転された″０″信号が供給されているために
、ノアゲート２６９ａ〜２６９ｇの出力側に接続されて
いるすべてのトランジスタ２７０ａ〜２７０ｇは各遅延
シフトレジスタ２６４ａ〜２６４ｇの制御下におかれて
全チャンネルが発音可能となる。

また、インバータ２７４ｂ〜２７４１の出力信号Ａ。

−Ａ７を一方の入力とするタイミング信号発生回路８０
０（第３図）のアンドゲート８１０ａ〜８１０ｈの出力
信号は常に″０“となり、これに伴なってナンドゲート
８１１から送出されるイネーブル信号ＩＮＢが第１〜第
８チャンネル期間において″１″となり、前述した各部
の制御が行なわれる。

次に、例えば第１〜第７までの７チャンネルにキーコー
ドＫＣを割当てて発音させ、第８チャンネルを例えば第
１チャンネルに割当てられたキーコードＫＣを用いて異
種の音色の楽音を形成し、発音を行なわせて合奏効果を
得る場合には次のような制御を行なう。

まず、第８チャンネル目の楽音形成回路を取り外して第
１チャンネル目の楽音形成回路と並列に接続する。

次に、押鍵状態メモリ２０４の第８チャンネル目の入出
力兼用端子２７１ｈに”１“信号を供給し、モード端子
２７２に″′０″信号を供給する。

このような操作を行なうと、インバータ２７４１の出力
信号が″１“に反転してノアゲート２６９ｈの出力信号
が″Ｏ″となるために、トランジスタ２７０ｈがオフと
なる。

この結果、オアゲート２７３ｈの出力信号が″１″とな
り、このオアゲート２７３ｈの出力信号が順次オアゲー
ト２７３ｇ〜２７３ｂを介してインバータ２７４ｈ〜２
７４ｂに供給され、該インバータ２７４ｂ〜２７４ｈの
出力がすべで”０″となってトランジスタ２７０ｈを除
く他のすべてのトランジスタ２７０ａ〜２７０ｇが遅延
フリップフロツプ２６４ａ〜２６４ｇの制御下におかれ
る。

また、インバータ２７４１の出力信号Ａ７のみが”１“
信号となることによって、第３図のタイミング信号発生
部８００のアンドゲート８１０ｈのみがチャンネル信号
ＢＴ８（第４図Ｑ）のタイミングにおいて条件が成立す
るために、ノアゲート８１１から出力されるイネーブル
信号ＩＮＢはチャンネル信号ＢＴ１〜ＢＴ７までの期間
において発生される信号となる。

イネーブル信号ＩＮＢがこのように第８チャンネル時間
において、″０′になると、前述したキーオン・オフ検
出回路２０２（第６図）のアンドゲート２１２の出力を
第８チャンネル時間において強制的に″０“とする。

また、第８チャンネル時間においてのみｎＯＭとな
るイネーブル信号ＩＮＢは、キーオン・オフ検出回路（
第６図）のインバータ２３２，２３３をそれぞれ介して
反転された後に、オアゲート２２２およびオアゲート２
２４を介してシフトレジスタ２１８，２２５の入力側に
それぞれ供給されている。

したがって、第８チャンネル時間においては、第８チャ
ンネル時間において″０“となる反転イネーフル信号Ｉ
ＮＢによってシフトレジスタ２１８２２５の対応するス
テージに″１″信号が強制的に書き込まれることになる
。

この結果、第８チャンネル部分は割当て済みの状態とな
り、つまり入カキーコードＫＣの割当てが不能の状態と
なる。

したがって、第８鍵目のキーコードＫＣは前述したトラ
ンケート動作によって第８チャンネル目以外のチャンネ
ルに割当てられることになり、チャンネル数を１個少な
くした第１〜第７チャンネルに対するキーコードＫＣの
割当て制御が行なわれる。

次に第１〜第６チャンネルを使用する場合には、押鍵状
態メモリ２０４（第１３図）の入出力兼用端子
２７１ｈとモード端子２７２にｎＯＭ信号を供給し
、入出力兼用端子２７１ｇに“１“信号を供給すること
によって、インバータ２７４ｂ〜２７４ｇから出力され
る信号Ａ。

−Ａ，を″０″とし、インバータ２７４ｈ，２７４ｉか
ら出力される信号Ａ６，Ａ７を″１“とする。

信号Ａ６，Ａ７のみが″１″になると、第３図に示す
タイミング信号発生回路８００のアンドゲート８１０ｇ
，８１０ｈのみが第７、第８チャンネル時間において条
件が成立し、ノアゲート８１１から第７、第８チャンネ
ル時間はおいてのみ″０“となるイネーブル信号ＩＮＢ
が出力される。

イネーブル信号ＩＮＢが第７、第８チャンネル時間にお
いてｎＯ４１になると、前述した場合と同様に、シ
フトレジスタ２１８，２２５（第６図）の第７、第８チ
ャンネルに対応したステージに″１“信号を強制的に書
き込むことによって、この第７、第８チャンネルを割当
て不能とすることにより第１〜第８チャンネル構成によ
る回路の制御に変えている。

また、このように不使用チャンネルに対応したチャンネ
ル時間にのみ″′０″となるイネーブル信号ＩＮＢは、
第７図に示すトランケート回路２０３のアンドゲート２
３８にも供給されており、このイネーブル信号ＩＮＢが
ｎＯ４１となるチャンネル時間に対応したチャンネ
ルに対する離鍵経過の監視を強制的に阻止して、このチ
ャンネルに対するトランケート信号の発生を行なわない
ようにしている。

したがって、上述した説明における使用チャンネル数の
選択は、その使用数を上位順位のチャンネルから順次選
択することができ、その選択は不使用としたいチャンネ
ルに対応するチャンネル時間にのみイネーブル信号ＩＮ
Ｂを″′０″とするように制御すれば良いことになる。

このためには、不使用チャンネルを担当する押鍵状態メ
モリ２０４のインバータ２７４ｂ〜２７４ｈの出力信号
Ａ。

〜Ａ７が゛゜１゛となるように入出力兼用端子２７１ａ
〜２７１ｈを適宜制御すれば良く、使用チャンネル数と
上記出力信号Ａ。

−Ａ７の関係は第２表に示すようになる。

また、このようなチャンネル数の変更を行なうために加
えられる押鍵状態メモリ２０４の入出力・兼用端子２７
１ａ〜２７１ｈおよびモード端子２７２への制御信号は
第３表に示すようになる。

したがって、以上説明したように、押鍵状態メモリ２０
４は、キーオン・オフ検出回路２０２のシフトレジスタ
２１８から各チャンネルのチャンネル時間に対応して出
力される信号をパラレル信号に変換して対応するチャン
ネルに供給することによりキーコードＫＣの割当てられ
たチャンネルでかつ押鍵されているチャンネルのみを動
作させる働きと、モード端子２７２および入出力兼用端
子２７１ａ〜２７１ｈに加えられる信号に対応して割当
てチャンネル数を変更する働きとを有していることにな
る。

キーコード・音高電圧変換部４００次にキーコード・音高電圧変換部４００について詳細に
説明する。

第９図および第１０図はキーコード音高電圧変換部４０
０の具体的な実施例を示すものであり、このキーコード
・音高電圧変換部４００は、第９図に示すサンプリング
制御回路４０２と、第１０図に示すサンプリング回路４
０１およびデジタル・アナログ変換回路４０３とによっ
て構成されている。

この場合、キーコード・音高電圧変換部４００において
は、基準となるタイミング信号およびコントロール信号
を発生するサンプリング制御回路４０２から先に説明す
る。

第９図はサンプリング制御回路４０２の具体的な回路図
を示すものであって、インバータ４０４には前述した第
３図に示すタイミング信号発生部８００から出力される
チャンネル信号ＢＴ８の反転信号ＢＴ８が供給されてい
る。

したがって、クロックパルスφ１，φ２で駆動される８
ビットのシフトレジスタ４０５は、インバータ４０４か
ら出力されるＢＴ８信号をオアゲート４０６を介して供
給することにより初段に”１“信号が書き込まれ、クロ
ックパルスφ１，φ２で順次シフトされることになる。

そして、このシフトレジスタ４０５の各段からは第３図
で出力されたチャンネル信号ＢＴ１〜ＢＴ８と同一のチ
ャンネル信号ＢＴ１〜ＢＴ８（第１８図ｂ−ｈ）が出力
される。

そして、このシフトレジスタ４０５の初段に書き込まれ
た１個４の”１“信号が最終段にシフトされると、ノア
ゲート４０７の出力が”１“となって初段に再び″１“
が書き込まれる。

したがって、シフトレジスタ４０５は第３図に示すシフ
トレジスタ８０２と同期して駆動されることになる。

このように同一のチャンネル信号ＢＴ１〜ＢＴ８を得る
のに２個のシフトレジスタを用いて同期駆動させる理由
は、回路が複数ブロックに分けられて集積化された場合
、あるいは両者が比較的離れた部分に設けられた場合等
において、１本の同期信号ラインを用いるのみで８個の
同期したチャンネル信号ＢＴ１〜ＢＴ８を容易に得るた
めである。

このシフトレジスタ４０５の第１〜第３出力は、オアゲ
ート４０８を介して第１１図Ｑに示すクロックパルスφ
Ｂ′として取り出されており、また第５〜第７出力はオ
アゲート４０９を介して第１１図Ｒに示すクロツクパル
スφＡ′として取り出されている。

インバータ４０４の出力信号ＢＴ８はオアゲート４１０
を介してクロツクパルスφ１，φ２で駆動される９ビッ
トのシフトレジスタ４１１の入力側にも供給されている
。

したがって、このシフトレジスタ４１１の終段出力から
は、第１１図ｊに示すようにクロックパルスφ１，φ２
の９カウント目毎にパルス信号ＳＣが出力されることに
なる。

また、インバータ４１２からは第１１図ｋに示すパルス
信号ＳＣの反転信号ＳＣが取り出されている。

更に、シフトレジスタ４１１の第１段目と最終段の出力
信号は、ノアゲート４１３を介して、第１１図ｎに示す
ように第９と第１ビット出力時のみ″０″となるパルス
信号ＳＯＦを出力している。

以上がサンプリング制御回路４０２の説明であり、ここ
において出力された種々パルス信号は次に説明するサン
プリング回路４０１において利用されるため、その部分
において詳細に説明することにする。

第１０図はサンプリング回路４０１およびデジタル・ア
ナログ変換回路４０３の具体的な実施例を示すものであ
って、第１図に示すキーコードメモリ２０１の出力キー
コードＫＣは、サンプリング制御回路４０２から供給さ
れるパルス信号ＳＣ（第１１図ｊ）によって、各ビット
信号ＫＮ１〜ＫＢ３が各アンドゲート４１４ａ〜４１４
ｇおよびオアゲート４１５ａ〜４１５ｇを介して遅延フ
リツプフロツプ４１６ａ〜４１６ｇに供給されて記憶さ
れるようになっている。

そして、この記憶情報（記憶キーコード）は、次のパル
ス信号ＳＣがインバータ４１７に供給され、このインバ
ータ４１７の”０“出力によって各アンドゲート４１８
ａ〜４１８ｇがインヒビットされるまで保持される。

この場合、第９図のシフトレジスタ４１１は、前述した
ようにチャンネル数より１段多い９ビット構成となって
いるために、このシフトレジスタ４１１から出力される
パルス信号ＳＣは、チャンネル時間の１循環毎に順次異
なるチャンネル時間と同期したパルス信号となる。

したがって、このシフトレジスタ４１１の最終段出力信
号であるパルス信号ＳＣによってキーコードメモリ２０
１の′出力キーコードＫＣをサンプリングすることによ
り、順次異なるチャンネル時間のキーコードＫＣ’をサ
ンプリングすることができる。

つまり、第１１図ｊに示すように、パルス信号Ｓ０１は
第１チャンネル信号ＢＴ，に対応したキーコードＫＣを
サンプリングして遅延フリツプフロツプ４１６ａ〜４１
６ｇに記憶させることができ、次の周期において発生さ
れるパルス信号ＳＣ２は、第２チャンネル時間ＢＴ２に
対応したキーコードＫＣをサンプリングして遅延フリツ
プフロツプ４１６ａ〜４１６ｇに記憶することができる
。

したがって、この部分におけるサンプリングは、キーコ
ードメモリ２０１の出力キーコードＫＣを１／８に減速
して各チャンネル毎に順次サンプリングしていることに
なり、このサンプリングされたキーコードＫＣ’は、次
のサンプリング時まで記憶状態が保持し続けられる。

このような減速サンプリングを行なう理由は、次に説明
するデジタル・アナログ変換回路４０３が高速動作に追
従できないとともに、以後の回路系はチャンネル別に分
けられた並列処理となるために、時分割処理を行なって
いるキーコーダ１００およびチャンネルプロセッサ２０
０等のような高速性を必要としないためである。

したがって、これらの部分が減速して各チャンネルに対
するキーコードＫＣを順次取り込むサンプリング回路４
０１を構成していることになる。

次に、このサンプリング回路４０１のパルス信号ＳＣに
よって、減速サンプリングされて遅延フリップフロツプ
４１６ａ〜４１６ｇに記憶されたキーコードＫＣ’は、
ノートコードＫＮ’〜ＫＮ，’とブロックコードＫＢ１
′〜ＫＢ３’に分けられてそれぞれデコーダ４１９，４
２０に供給され、ここにおいて並列１０進信号に変換さ
れてそのコードに対応した出力端にのみ″１″信号が出
力される。

例えば第５ブロックのＢノートを表わすキーコードＫＣ
’が供給されると、デコーダ４１９の入力端Ａ〜Ｄには
”１０１１“が供給され、またデコーダ４２０の入力端
Ａ−Ｃには”１０１″が供給される。

したがって、ブロックコードＫＢ１’〜ＫＢ３′を変換
するデコーダ４２０は、出力端子５のみに″１“信号が
出力される。

またノートコードＫＮＳ〜幻怪を変換するデコーダ４１
９は、出力端子１３のみに″′１“信号が出力されるこ
とになる。

この結果、各デコーダ４１９，４２０の出力端にそれぞ
れ接続されたトランジスタ４２０ａ〜４２０ｌおよび４
２１ａ〜４２１ｆの内で、出力″１″信号が出力された
端子１３および端子５に接続されたトランジスタ４２０
ｂとトランジスタ４２１ａのみがオンとなる。

この結果、電源十■を分圧抵抗ｒ’〜１６ｒ’で分圧す
るように構成された第１分圧回路４２２のＡ点の電位が
オン状態にあるトランジスタ４２１ａを介して複数個の
抵抗ｒおよび抵抗Ｒによって構成される第２分圧回路４
２３のａ点に供給される。

一方、デコーダ４１９の出力によって前述したようにト
ランジスタ４２０ｂがオンになると、ｂ点の電位が取り
出されて出力されることになる。

この場合、ａ点の電位はブロックコードＫＢ′１〜ＫＢ
Ｓに対応して選択された第１分圧回路４２２の出力であ
るために、トランジスタ４２０ｂの出力信号は、ブロッ
クコードＫＢ１’〜ＫＢ１とノートコードＫＮＳ〜Ｋ
Ｎ′４に対応した電圧値となり、これが後述する電圧制
御型可変周波数発振器を制御する音高電圧ＫＶとなる。

キーアサイナ３００から供給されるキーコードＫＣは、
減速サンプリングされてデコーダ４１９．４２０に供給
されるために、第１１図ｄ，ｍに示すように、減速サン
プリングの１周期間にわたって保持された出力信号とな
る。

この場合、デジタル信号をアナログ音高電圧ＫＶに変換
する場合、デコーダ４１９，４２０の出力側に接続され
たトランジスタ４２０ａ〜４２０ｌ，４２１ａ〜４２
１ｆ等における静電容量およびその回路系における浮遊
静電容量等によって、変換出力信号（音高電圧ＫＶ）の
立上り部分がＣＲの時点数に沿って上昇するために、多
少のなまりが生ずるが、これは次に説明する各チャンネ
ルへの音高電圧ＫＶの割当て時に処理することによって
何ら問題とはならない。

サンプリング制御回路４０２において発生させたパルス
信号ＳＣは、デジタル・アナログ変換回路４０３の各ア
ンドゲート４２４ａ〜４２４ｈにも供給されている。

そして、この各アンドゲート４２４ａ〜４２４ｈの他方
の入力端には、第１１図ｂ〜ｉに示すチャンネル信号Ｂ
Ｔ１〜ＢＴ８が供給されているために、パルス信号ＳＣ
（第１１図ｊ）の発生タイミングに同期したチャンネル
信号が供給されたアンドゲート４２４のみが条件が成立
して取り込まれ、この信号がオアゲート４２５ａ〜４２
５ｈを介して遅延フリップフロップ４２６ａ〜４２６
ｈに記憶される。

アンドゲート４２４ａ〜４２４ｈに供給されるパルス信
号ＳＣは、前述したようにクロックパルスをチャンネル
数よりも１個多くカウントしたシフトレジスタ４１１（
第９図）の最終段出力信号であるために、チャンネル信
号ＢＴ１〜ＢＴ８に対して順次１個ずつずれたチャンネ
ル信号と一致することになる。

したがって、このパルス信号ＳＣは、チャンネル信号Ｂ
Ｔ１〜ＢＴ８を１／８に減速してサンプリングしている
ことになり、このサンプリングされたチャンネル信号Ｂ
Ｔ１〜ＢＴ８’の内のいずれか１つが遅延フリツプフロ
ツプ４２６ａ〜４２６ｇのいずれかに記憶され、次のパ
ルス信号ＳＣの供給時にインバータ４１７の出力信号で
アンドゲート４２７ａ〜４２７ｈがインヒビットされる
まで保持し続けられる。

この場合、チャンネル信号ＢＴ１〜ＢＴ８とキーコード
ＫＣの減速サンプリングは同一の信号、つまりパルス信
号ＳＣによって行なっており、またこのキーコード・音
高電圧変換部４００に供給されるキーコードＫＣは、そ
のキーコードが割当てられたチャンネルに対応するチャ
ンネル時間に供給されるようになっている。

この結果、サンプリング回路４０１でサンプリングされ
たキーコードＫＣ’をアナログ信号に変換した音高電圧
ＫＶは、パルス信号ＳＣによって取り込まれて遅延フリ
ツプフロツプ４２６ａ〜４２６ｈに”１“信号が記憶保
持されているチャンネルに供給すれば良いことになる。

したがって、この遅延フリツプフロツプ４２６ａ〜４２
６ｈの出力信号でその出力側に接続されているトランジ
スタ４２８ａ〜４２８ｈをオンさせることによって、音
高電圧ＫＶを出力端子４２９ａ〜４２９ｈを介して目的
とするチャンネル（チャンネルプロセッサ２００におい
て割当て処理が行なわれたチャンネル）にのみ音高電圧
ＫＶを供給することができる。

この場合、各遅延フリツプフロツプ４２６ａ〜４２６ｈ
の出力側にはアンドゲート４３０ａ〜４３０ｈが設けら
れており、この各ゲート４３０ａ〜４３０ｈは第９図に
示すサンプリング制御回路４０２のノアゲート４１３か
ら出力される第１１図ｎに示すパルス信号ＳＯＦによっ
てコントロールされている。

このパルス信号ＳＯＦは９ビットシフトレジスタ４１１
の第１段目の出力と最終段の出力部分が″１″となる信
号であるために、パルス信号ＳＣの発生時から２チャン
ネル時間だけ”０“にされた信号となる。

このデジタル・アナログ変換回路４０３から各チャンネ
ルに出力される音高電圧ＫＶは、第１１図ｏ，ｐに示す
ように始めの２チャンネル時間の部分がインヒビットさ
れた信号となり、音高電圧ＫＶの立上り時に生ずるなま
り部分が完全に除去されて安定状態となった音高電圧Ｋ
Ｖのみが送り出される。

以上の説明がキーアサイナ３００から供給されるキーコ
ードＫＣを減速サンプリングして各チャンネル毎に順次
取り込むサンプリング回路４０１と、このサンプリング
されたキーコードＫＣ“を対応するアナログ信号に変換
して音高電圧ＫＶを作り、この音高電圧ＫＶをこのキー
コードＫＣ’が割当てられているチャンネルに供給する
デジタル・アナログ変換回路４０３の詳細説明である。

発音系列切替部５００次に発音系列切替部５００について説明する。

第１２図は発音系列切替部５００の具体的な一実施例を
示すものであり、第１〜第３セレクトスイッチ５０１〜
５０３とスイッチ制御部５０４とによって構成されてい
る。

第１セレクトスイッチ５０１としては、それぞれ４個の
固定接点ａ＝ｄを有する７個の連動するロータリー
型のスイッチ５０１ａ〜５０１ｇが設けられている。

この各スイッチ５０１ａ〜５０１ｇの可動接点ｅはそれ
ぞれ楽音形成部６００の後述詳述する各発音チャンネル
ＣＨ２〜ＣＨ８に音高電圧ＫＶを供給するように接続さ
れている。

そしてこのスイッチ５０１ａ〜５０１ｇは、その可動接
点ｅが固定接点ａに位置するときに音高電圧ＫＶ２〜Ｋ
■８が発音チャンネルＣＨ２〜ＣＨ８にそれぞれ供給さ
れ、可動接点ｅが固定接点ｂに位置するときには音高電
圧ＫＶ，が発音チャンネルＣＨ１，ＣＨ２、音高電圧Ｋ
■２が発音チャンネルＣＨ３，ＣＨい音高電圧Ｋ■３が
発音チャンネルＣＨ５，ＣＨ６、音高電圧ＫＶ４が発音
チャンネルＣＨ７，ＣＨ８にそれぞれ供給され、また可
動接点ｅが固定接点Ｃに位置するときには音高電圧ＫＶ
１が発音チャンネルＣＨ，，ＣＨ２，ＣＨ３，ＣＨ４、
音高電圧ＫＶ４が発音チャンネルＣＨ，，ＣＨ６，ＣＨ
７，ＣＨ８に供給され、さらに可動接点ｅが固定接点ｄ
に位置するときには音高電圧ＫＶ１が全発音チャンネル
ＣＨ１〜ＣＨ８に供給されるようになっている。

すなわち、スイッチ５０１ａ〜５０１ｇの可動接点ｅに
よって固定接点ａを選択した場合には８音１系列、固定
接点ｂを選択した場合には４音２系列、固定接点Ｃを選
択した場合には２音４系列、固定接点ｄを選択した場合
には１音８系列となるようにその接続関係があらかじめ
設定されでいる。

なお、音高電圧ＫＶ１は常に発音チャンネルＣＨ１に供
給されるように直接に接続されている。

次に第２セレクトスイッチ５０２は、前記第１セレクト
スイッチ５０１同様それぞれ４個の固定接点ａ＝ｄ
が設けられた連動するロータリー型のスイッチ５０２ａ
〜５０２ｇを有しでおり、この各スイッチ５０１ａ〜５
０１ｇの可動接点ｅは各発音チャンネルＣＨ２〜ＣＨ８
にキーオン信号ＫＯをそれぞれ供給するように接続され
ている。

そして、この第２セレクトスイッチ５０２は入力される
８系列のキーオン信号ＫＯ、〜ＫＯ８をその系列を変え
ながら各発音チャンネルＣＨ１〜ＣＨ８に供給するよう
に構成されており、その接続関係は第１セレクトスイッ
チ５０１と同じである。

したがって、この第２セレクトスイッチ５０２において
も、スイッチ５０２ａ〜５０２ｇの可動接点ｅが固定接
点ａを選択すると８音１系列となり、固定接点ｂを選択
すると４音２系列となり、固定接点Ｃを選択すると２音
４系列となり、固定接点ｄを選択すると１音８系列とな
るように構成されている。

なお、キーオン信号ＫＯ，は発音チャンネルＣＨ１に直
接供給されている。

次に第３セレクトスイッチ５０３は、前記第１、第２セ
レクトスイッチ５０１，５０２同様それぞれ４個の固定
接点ａ〜ｄが設けられた連動する口−タリー型のスイッ
チ５０３ａ〜５０３ｇを有しており、その可動接点ｅを
固定接点ａ＝ｄのいずれかに選択接続することによって
各発音チャンネルＣＨ１〜ＣＨ８に供給される楽音制御
信号ＴＭ１〜ＴＭ８を選択するように構成されている。

そして、この各スイッチ５０３ａ〜５０３ｇの固定接点
ａ％ｄの接続関係は次のようになっている。

すなわち、各スイッチ５０３ａ〜５０３ｇの可動接点ｅ
が固定接点ａを選択した場合には、楽音制御信号ＴＭ１
が各発音チャンネルＣＨ１〜ＣＨ８に共通に供給されて
８系列の発音チャンネルが同一の楽音状態となり、また
固定接点ｂを選択した場合には音色制御信号ＴＭ１が発
音チャンネルＣＨ１，ＣＨ３，ＣＨ，，ＣＨ７に、また
音色制御信号ＴＭ２が発音チャンネルＣＨ２，ＣＨ４，
ＣＨ６，ＣＨ８にそれぞれ供給されて２系列の音色とな
り、さらに固定接点Ｃを選択した場合には音色制御信号
ＴＭ１が発音チャンネルＣＨ１，ＣＨ，に、音色制御信
号ＴＭ２が発音チャンネルＣＨ２，ＣＨ６に、音色制御
信号ＴＭ３が発音チャンネルＣＨ３，ＣＨ７に、音色制
御信号ＴＭ４が発音チャンネルＣＨ４，ＣＨ８にそれ
ぞれ供給されて４系列の音色となり、さらにまた固定接
点ｄを選択した場合には音色制御信号ＴＭ１〜ＴＭ８が
それぞれ独立して各発音チャンネルＣＨ１〜ＣＨ８に供
給されるようになっている。

そして、第１〜第３セレクトスイッチ５０１，５０２お
よび５０３の各スイッチ５０１ａ〜５０１ｇ，５０２
ａ〜５０２ｇおよび５０３８〜５０３ｇは、例えばスイ
ッチ制御部５０４の操作によりすべて連動して駆動され
るようになっている。

以上説明したように構成された発音系列制御部５００は
、スイッチ制御部５０４を適宜操作して８音１系列、４
音２系列、２音４系列、１音８系列の内のいずれかを選
択することにより、第１〜第３セレクトスイッチ５０１
〜５０３の各スイッチ５０１ａ〜５０１ｇ，５０２ａ〜
５０２ｇ，５０３ａ〜５０３ｇが連動して作動し、これ
に伴なって発音系列が選択される。

したがって、通常状態においては８音１系列が選択され
て各発音チャンネルＣＨ１〜ＣＨ８が楽音制御信号ＴＭ
１によって同一の楽音状態にセットされている。

この状態においで、例えばピアノとパイプオルガン等の
合奏を行なった場合のような効果音を得たい場合には、
スイッチ制御部５０４を４音２系列にセットすれば良い
ことになる。

この場合、第１発音系列を担当する発音チャンネルＣＨ
１，ＣＨ３，ＣＨ５，ＣＨ７は楽音制御信号ＴＭ１によ
って楽音制御がなされ、第２発音系列を担当する発音チ
ャンネルＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８は楽音制御信
号ＴＭ２によって楽音制御がなされることになるために
、楽音制御信号ＴＭ１をピアノの楽音にセットし、また
楽音制御信号ＴＭ２をパイプオルガンの楽音にセットす
れば良い。

このように、予め異なった楽音（例えばピアノ、パイプ
オルガン、フルート等）の楽音制御信号ＴＭ１〜ＴＭ８
を発生させておくことにより、その発音系列数を最大発
音可能チャンネル数内において、自由に設定することが
でき、これに伴なって合奏を行なった場合と同様の効果
音が新たな発音チャンネルを付加せずに容易に得られる
。

なお、第１〜第３セレクトスイッチ５０１〜５０３の接
続態様は図示の実施例から適宜変更すること・ができ、
また各セレクトスイッチ５０１〜５０３の各スイッチ５
０１ａ〜５０１ｇ，５０２ａ〜５０２ｇ，５０３ａ〜５
０３ｇは必ずしも全て連動させる必要はなく、個々にあ
るいはグループ毎に駆動するようにしでもよい。

楽音形成部６００次に楽音形成部６００は、第１３図にその一部を示すよ
うに各発音チャンネル別に設けられた楽音形成回路６０
１ａ〜６０１ｈを有している。

そして、この楽音形成回路６０１ａ〜６０１ｈを第１発
音チャンネル部分について見ると、前記第１セレクトス
イッチ５０１から供給される音高電圧ＫＶを充電するコ
ンデンサ６０２の端子電圧ＫＶ’を入力として対応する
周波数の音源信号を発振するＶＣ０６０３と、この音源
信号を制御して音色形成するＶＣＦ５Ｑ４と、楽
音信号のエンベロープを制御するＶＣＡ６０５とを有し
、これら■Ｃ０６０３、ＶＣＦ５Ｑ４、ＶＣＡ６０５は
、第２セレクトスイッチ５０２から供給されるキーオン
信号ＫＯでトリガされるエンベロープジェネレータＥＧ
６０６〜６０８によって制御される。

そして、このエンベロープジエネレータ６０６〜６０８
は，第３セレクトスイッチ５０３から供給される楽音制
御信号ＴＭに応じた制御波形信号を発生する。

各発音チャンネルＣＨ１〜ＣＨ８を担当する楽音形成回
路６０１ａ〜６０１ｈはこのように構成されており、各
楽音形成回路６０１ａ〜６０１ｈには第１セレクトスイ
ッチ５０１、第２セレクトスイッチ５０２および第３セ
レクトスイッチ５０３からそれぞれ独立した音高電圧Ｋ
Ｖ、キーオン信号ＫＯおよび楽音制御信号ＴＭが供給さ
れている。

このように構成された楽音形成部６００において、発音
系列切替部５００から系列制御が行なわれた音高電圧Ｋ
Ｖが供給されると、この音高電圧ＫＶはコンデンサ６０
２に充電され、このコンデンサ６０２の端子電圧ＫＶ’
がＶＣＯ５Ｑ３に供給されて該端子電圧ＫＶ／に対応し
た周波数の音源信号を発振する。

この音源信号はＶＣＦ６０４に供給され、音色形成され
た後、■ＣＦ６０５に供給されてエンベロープ制御され
る。

一方、各エンベロープジエネレータ６０６６０７
６０８には音高電圧ＫＶの供給と同時に第２セレクト
スイッチ５０２から系列制御されたキーオン信号ＫＯが
供給され、このキーオン信号ＫＯによって各エンベロー
プジエネレータ６０６〜６０８がそれぞれ動作を開始す
る。

また、この各エンベロープジエネレータ６０６〜６０８
には第３セレクトスイッチ５０３を介して供給される楽
音制御信号ＴＭが結合されており、各エンベロープジェ
ネレータ６０６〜６０８はこの楽音制御信号ＴＭによっ
て設定される楽音状態を形成するための制御波形信号を
発生し、それぞれＶＣＯ６０３、ＶＣＦ６０
４、ＶＣＡ５Ｑ５に供給する。

したがって、ＶＣＯ６０３はエンベロープジエネレータ
６０６から供給される制御波形信号に対応してその発振
周波数が制御され、またＶＣＦ６０４においては、制御
波形信号にしたがってその周波数特性が制御されて、時
間的に音高および音色が変化する楽音信号が形成される
。

この楽音信号はＶＣＡ６０５においてエンベロープジエ
ネレータ６０８から供給される制御波形信号によってエ
ンベロープ制御される。

そして、各楽音形成回路６０１ａ〜６０１ｈからそれぞ
れ発生される楽音信号は、ミキシング抵抗９００ａ〜９
００ｈを介して出力端子９０１に接続された図示しない
スピーカから発音される。

この場合、楽音形成回路６０１ａ〜６０１ｈは、前述し
た発音系列切替部５００によって発音系列数の切替選択
により設定された音高電圧ＫＶ、キーオン信号ＫＯによ
って発音制御され、また、第３セレクトスイッチ５０３
から発音系列別に供給される楽音制御信号によって各発
音系列別の楽音状態が制御される。

なお、この場合各楽音形成回路６０１ａ〜６０１ｈの入
力側には、必要に応じてゲート回路６０９を設け、この
ゲート回路６０９をキーオン信号ＫＯで導通制御するよ
うにし、入力される音高電圧ＫＶをこのゲート回路６０
９を介してコンデンサ６０３に充電するとよい。

このようにすれば、離鍵に伴ないキーオン信号ＫＯがな
くなればゲート回路６０９は閉じるので離鍵後の減衰中
の楽音の音高変化を防止できる。

楽音制御信号メモリ７００次に楽音制御信号メモリ７００は、第１図に示すように
複数の、例えば最大発音チャンネル数に対応したメモリ
７００ａ〜７００ｈを有しており、この各メモ
リ７００ａ〜１００ｈには楽音の音色、音量等
の楽音状態を設定制御するためのそれぞれ独立した楽音
制御信号ＴＭ（電圧信号）が記憶されており、この各メ
モリ７００ａ〜７００ｈからそれぞれ楽音制御信号ＴＭ
１〜ＴＭ８が読出されるようになっている。

そして、この楽音制御信号メモリ７００の各メモリ７０
０ａ−７００ｈの出力信号、つまり楽音制御信号ＴＭ１
〜ＴＭ８が第１２図に示す第３セレクトスイッチ５０３
に供給され、ここにおいて切替設定された発音チャンネ
ルに対応する楽音形成回路６０１ａ〜６０１ｈに供給さ
れる。

したがって、このメモリ７００ａ〜７００ｈに記憶設定
する楽音制御信号ＴＭ１〜ＴＭ８をそれぞれ異ならせて
おくことにより、発音系列切替部５００の選択動作に対
応して１，２，４．８系列のいずれかの数の廃音系列に
よる発音が各発音系列毎に楽音状態を異ならせた状態で
得られることになり、これに伴なって選択された発音系
列数の異種楽器を用いて合奏した場合と同等の楽音効果
が容易に得られる。

なお、上述した実施例においては、発音系列切替部５０
０の第１〜第３セレクトスイッチをロータリー型のスイ
ッチによって構成した場合について説明したが、半動体
スイッチング素子を用いて系列切替を行なわせても良い
。

また、楽音制御信号メモリ７００は、発音チャンネル数
と同数の記憶部分を有する場合について説明したが、必
ずしもこれに限定されるものではなく、発音チャンネル
数以上あるいは以下であっても良い。

ただし、発音チャンネル数以上の場合はこの中のいずれ
かを選択して使用することになり、また以下の場合には
一部において常に複数系列の発音チャンネル部分に対し
て共通となる。

なお、上記実施例では楽音形成部をシンセサイザ方式の
楽音形成回路で構成した場合の実施例について説明した
が、この発明はこれに限定されるものではなく、他の方
式による楽音形成回路を用いても良い。

更に、上記実施例において、発音系列切替部５００にお
ける発音系列数の切替設定に対応してチャンネルプロセ
ッサ２００の押鍵状態メモリ２０４の入出力兼用端子２
７１ａ〜２７１ｈおよびモード端子２７２を制御するこ
とにより、チャンネルプロセッサ２００における発音割
当てチャンネル数を変更しても良い。

以上説明したように、この発明は複数の発音チャンネル
を有する電子楽器において、キーアサイナの発音割当て
チャンネルに割当てられた鍵情報および楽音制御信号を
前記複数の発音チャンネルの１つもしくは複数のチャン
ネルのいずれに供給するかを切替制御するように構成し
たものであるため、特定数の発音チャンネル（楽音形成
回路）において、各チャンネルで独立した楽音を発生さ
せたり、あるいは複数の発音チャンネルで、同一音高で
音色、音量の異なる楽音を発生させたりすることが選択
的に行なうことができ、種々の発音効果が容易にかつ極
めて簡単な構成で得られる優れた効果を有する。

【図面の簡単な説明】

第１図はこの発明による電子楽器の一実施例を示す全体
構成図、第２図はこの実施例において用いられる論理素
子の表現図法を説明する図、第３図は第１図に示すタイ
ミング信号発生部の一例を示す詳細回路図、第４図は第
３図に示すタイミング信号発生部において作られた各種
タイミングパルスを示す波形図、第５図は第１図に示す
第１キーコードメモリの一例を示す詳細回路図、第６図
は第１図に示すキーオン・オフ検出回路の一例を示す詳
細回路図、第７図は第１図に示すトランケート回路の一
例を示す詳細回路図、第８図は第１図に示す押鍵情報メ
モリの一例を示す詳細回路図、第９図は第１図に示すサ
ンプリング制御回路の一例を示す詳細回路図、第１０図
は第１図に示すアナログ・デジタル変換回路の一例を示
す詳細回路図、第１１図はサンプリング制御回路、サン
プリング回路およびアナログ・デジタル変換回路の動作
を説明するための各部波形図、第１２図は第１図に示す
発音系列切替部の一例を示す詳細回路図、第１３図は第
１図に示す楽音形成部の一例を示す詳細回路図である。１００……キーコーダ、２００……チャンネルプロセッ
サ、３００……キーアサイナ、４００……キーコード音
高電圧変換部、５００……発音系列切替部、５０１……
第１セレクトスイッチ、５０２……第２セレクトスイッ
チ、５０３……第３セレクトスイッチ、５０４……スイ
ッチ制御部、６００……楽音形成部、７００……楽音制
御信号メモリ。

Claims

【特許請求の範囲】１鍵盤部においで操作された鍵を表わす鍵情報を同時
発音可能な複数の発音チャンネルに対応した発音割当て
チャンネルのいずれかに割当てるキーアサイナと、前記
複数のチャンネルに対応して設けられ、供給される鍵情
報に対応した楽音信号を形成する複数の楽音形成回路と
、前記キーアサイナの各発音割当てチャンネルに割当て
られた鍵情報を前記複数の楽音形成回路のいずれに供給
するかを選択設定する発音系列切替部とを備えてなるこ
とを特徴とする電子楽器。２鍵盤部において操作された鍵を表わす鍵情報を同時
発音可能な複数の発音チャンネルに対応した発音割当て
チャンネルのいずれかに割当てるキーアサイナと、前記
複数のチャンネルに対応して設けられ、供給される鍵情
報に対応した楽音信号を形成する複数の楽音形成回路と
、前記各楽音形成回路に対し、形成される楽音状態を設
定制御するための複数の楽音制御信号を発生する楽音制
御信号メモリと、前記キーアサイナの各発音割当でチャ
ンネルに割当てられた鍵情報および前記楽音制御信号メ
モリから発生される楽音制御信号を前記複数の楽音形成
回路のいずれに供給するかを選択設定する発音系列切替
部とを備えてなることを特徴とする電子楽器。