JPS5812677B2 - Ｆｅｔ回路の出力ノ−ドを再充電する回路 - Google Patents

Ｆｅｔ回路の出力ノ−ドを再充電する回路

Info

Publication number
JPS5812677B2
JPS5812677B2 JP54065091A JP6509179A JPS5812677B2 JP S5812677 B2 JPS5812677 B2 JP S5812677B2 JP 54065091 A JP54065091 A JP 54065091A JP 6509179 A JP6509179 A JP 6509179A JP S5812677 B2 JPS5812677 B2 JP S5812677B2
Authority
JP
Japan
Prior art keywords
circuit
fet
output node
source
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54065091A
Other languages
English (en)
Other versions
JPS54160139A (en
Inventor
イエルグ・グシユベントナー
ロベルト・シユナツト
ヴエルナー・ハウク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS54160139A publication Critical patent/JPS54160139A/ja
Publication of JPS5812677B2 publication Critical patent/JPS5812677B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は電界効果トランジスタ（ＦＥＴ）回路の出力ノ
ードを再充電するための回路に関する。
ＦＥＴを用いたモノリシツク集積記憶回路の動作期間に
は、例えばバツファ記憶装置をアドレスする場合、比較
的長い間例えばＦＥＴ駆動器回路の出力に特定の電位を
維持することが必要である。
この要件は例えば、ｎチャネルＦＥＴのゲート電極とド
レイン電極を共通接続して動作電圧源の正極に接続し、
そのソース電極を駆動器回路の出力ノードに接続して、
ＦＥＴを２端子抵抗回路として接続することによって満
たすことができる。
この抵抗はモノリシツク集積回路ではポリシリコンある
いは拡散抵抗でつくることもできるが、このようにして
得られた抵抗を介して、駆動器回路の出力ノードに接続
された回路の入力容量を再充電すれば、入力容量及び駆
動器の漏洩電流にかかわらず、比較的長い間駆動器回路
の出力ノードに所要のレベルを維持することができる。
しかし上述したような解決法は、回路の出力ノードが低
電位を持つ場合、２端子抵抗回路として接続されたＦＥ
Ｔに電流が流れて電力を消費するという欠点を有する。
従って本発明の目的は上述した欠点を持たない、ＦＥＴ
回路の出力ノードを再充電するための回路を提供するこ
とであるっ 第１図はＦＥＴ回路の出力ノードを再充電するための本
発明による回路を示しており、ＡはＦＥＴ回路、例えば
バツファ記憶装置を制御するための駆動器回路ＴＲ、の
出力ノードを示している。
駆動器回路に接続された回路の入力容量ＣＥは破線で示
されている。
この場合駆動器及び入力容量ＣＥの漏洩電流によって損
失が生じるから、もし比較的長時間の間駆動器回路の出
力ノードＡに高い出力電位を維持する必要がある場合は
、この容量を周期的に再充電しなければならない。
容量ＣＥは最初駆動器回路ＴＲの大きなパルスによって
充電される。
駆動器回路ＴＲの漏洩電流の結果として、駆動器回路の
出力電圧は値ＶＨから下がり、例えばスレショルド電圧
ＶＴの２倍の電圧２ＶＴだけ減少した値ＶＨ−２ＶＴに
なる。
本発明による再充電回路によれば、駆動器回路ＴＲの出
カノードＡの電圧はｖＨよりもわずかに低い値に保たれ
る。
この目的のため、ＦＥＴ１のソース電極は駆動器回路Ｔ
Ｒの出力ノードＡに接続され、そのドレイン電極は動作
電圧源の正極ＶＨに接続される。
ＦＥＴ１のソース電極とゲート電極はもう１つのＦＥＴ
２を介して接続され、ＦＥＴ２のゲート電極は動作電圧
源の正極ＶＨに接続される。
ＦＥＴ１のゲート電極は結合コンデンサＣ１を介して回
路の入力端子Ｅに接続される。
入力端子Ｅには正の動作電圧ＶＨの大きさの制御入カパ
ルスが周期的に印加され、これにより出力ノードＡの正
の出力電位が長い間維持される。
即ち、これらの入カパルスは結合コンデンサＣ１を介し
てＦＥＴ１のゲート電極に供給されるが、このときＦＥ
Ｔ１のゲート電極の電位は約ＶＨ−ＶＴの値から約２Ｖ
Ｈ−ＶＴの値に上昇するためＦＥＴ１は入カパルスに応
じて周期的に短時間の間導通し、入力容量ＣＥを再充電
する。
この期間の間、ＦＥＴ２のゲート・ソース電圧ＶＧＳは
スレショルド電圧ＶＴよりも小さいから、ＦＥＴ２はオ
フである。
入カパルスは入カパルス相互間の期間に入力容量ＣＥが
漏洩電流によって大きく放電しないような時間間隔で印
加される。
入力パルスとしては例えば、ダイナミック形記憶セルを
再充電するために規則的間隔でダイナミック形記憶チッ
プを付勢するチップ選択信号を用いることができる。
出力ノードＡが低い出力電位を持つ場合は、ＦＥＴ２が
ＦＥＴ１のソース電極の電位を感知してこの電位をＦＥ
Ｔ１のゲート電極に伝えるから、ＦＥＴ１に電流が流れ
ない。
即ち、このときＦＥＴ１のソース電極とゲート電極の間
にはスレショルド電圧を越える電圧が存在しないから、
ＦＥＴ１は非導通である。
従ってＦＥＴ１は出力ノードＡが低電位にあっても電力
を消費しない。
この状態では、入カパルスが立上る期間にのみＦＥＴ２
に低電流が流れる。
この低電流も阻止されるべきである場合、これは第２図
の回路によって行なうことができる。
第２図の回路は破線で囲まれている回路部分が付加され
ている点で第１図の回路と異なる。
第２図の回路は更にＦＥＴ３，４及びコンデンサＣ２を
含み、ＦＥＴ３のドレインは入力端子Ｅに接続され、ソ
ース電極はコンデンサＣ１に接続され且つコンデンサＣ
２を介してそのゲート電極に接続され、更にＦＥＴ３の
ゲート電極はＦＥＴ４を介して出力ノードＡに結合され
ており、ＦＥＴ４のゲート電極は動作電圧源の正極ＶＨ
に接続されている。
第２図の回路の場合、出力ノードＡが低電位であれば、
この電位は導通のＦＥＴ４によってＦＥＴ３のゲート電
極に伝えられる。
この状態で、正の動作電圧ＶＨの大きさの周期的入カパ
ルスが現われても、ＦＥＴ３のゲート・ソース電圧ＶＧ
Ｓはスレショルド電圧ＶＴよりも小さいからＦＥＴ３は
非導通であり、従ってＦＥＴ３の入カパルスはコンデン
サＣ１に伝えられない。
しかし出力ノードＡが高出力電位にあると、この電位は
導通のＦＥＴ４を介してＦＥＴ３のゲート電極に伝えら
れる。
従ってＦＥＴ３のゲート容量はその高出力電位に予充電
される。
（この高出力電位は出力ノードＡに接続された回路の機
能が損われるべきでないならばスレショルド電圧を越え
て降下してはいけない。
）その後ＦＥＴ３のドレイン電極に入カパルスが現われ
ると、このときゲート容量が予充電されているからゲー
ト・ソース電圧ＶＧＳがスレショルド電圧ＶＴよりも高
く、従ってこのような入カパルスはＦＥＴ３によって伝
えられる。
入カパルスはコンデンサＣ１を介してＦＥＴ１のゲート
電極に到達してＦＥＴ１を導通させ、従って出力ノード
Ａに接続された回路の入力容量ＣＥが周期的に再充電さ
れる。
このため、出力ノードＡの電位は比較的長時間の間高い
値に保たれる。
第３図は本発明による第１図の回路の適用例を示してお
り、この例では例えばバツファ記憶装置で使用できるＦ
ＥＴフリツプ・フロツプが用いられている。
第３図のフリップ・フロツプでは、ゲート電極とドレイ
ン電極を接続したＦＥＴで通常構成される負荷素子の代
わりに破線の回路が用いられている。
右側の破線で囲まれた回路部分は第１図のように設計さ
れている。
２つのフリツプ・フロツプＦＥＴは５，６で示され、読
取り／書込み線はＢ０，Ｂ１で示され、フリツプ・フロ
ツプの２つの出力ノードはＡ０，Ａ１で夫々示されてい
る。
２つの出力ノードＡ０，Ａ１で得られる容量は破線のコ
ンデンサＣＡ０，ＣＡ１によって夫々示されている。
いま、例えば出力ノードＡ１が低電位で出力ノードＡ０
が高電位にあるものとする。
このとき入力端子Ｅに印加される入カパルスは容量ＣＡ
０を周期的に再充電して漏洩電流による出力ノードＡＯ
の放電を補償し、従ってフリツプ・フロツプのこの状態
を比較的長時間の間保つことができる。
出力ノードＡ１が低電位のときは、第１図に関して述べ
たように、フリツプ・フロツプの左側の分岐回路のＦＥ
Ｔ２０によってこの低電位がＦＥＴ１０のゲート電極に
伝えられるため、ＦＥＴ１０には電流が流れない。
フリツプ・フロツプが逆の状態にあるときは逆の態様で
働く。
ＦＥＴフリツプ・フロツプの負荷回路は第２図の回路で
置き換えることもできる。
また、動作電圧の極性を選択すればｎチャネルあるいは
ｐチャネルのＦＥＴを用いて上述の回路を実施すること
ができる。
【図面の簡単な説明】
第１図は本発明によるＦＥＴ回路を示す図、第２図は本
発明によるＦＥＴ回路の別の例を示す図、第３図は本発
明による回路を記憶セルに適用した例を示す図である。 Ａ・・・・・・出力ノード、ＣＥ，ＣＡ０，ＣＡ１・・
・・・・出力ノードの容量、１，２・・・・・・ＦＥＴ
。

Claims (1)

  1. 【特許請求の範囲】 １ 駆動器回路の出力に接続された回路の入力容量を再
    充電するための回路であって、 前記入力容量を再充電する電流を供給するためのソース
    電極、動作電圧源に接続されたドレイン電極、及びコン
    デンサを介して周期的パルス源に接続されたゲート電極
    を有する第１のＦＥＴと、前記第１のＦＥＴのソース電
    極に接続されたソース電極、前記第１のＦＥＴのゲート
    電極に接続されたドレイン電極、及び動作電圧源に接続
    されたゲート電極を有する第２のＦＥＴとを備える前記
    回路。 ２ ２つの分岐回路を有するフリツプフロツプ回路の出
    力に接続された回路の入力容量を再充電するために各分
    岐回路に備えられる回路であって、その分岐回路の出力
    ノードに接続された入力容量を再充電する電流を供給す
    るためのソース電極、動作電圧源に接続されたドレイン
    電極、及びコンデンサを介して周期的パルス源に接続さ
    れたゲート電極を有する第１のＦＥＴと、 前記第１のＦＥＴのソース電極に接続されたソース電極
    、前記第１のＦＥＴのゲート電極に接続されたドレイン
    電極、及び動作電圧源に接続されたゲート電極を有する
    第２のＦＥＴとを備える前記回路。
JP54065091A 1978-06-06 1979-05-28 Ｆｅｔ回路の出力ノ−ドを再充電する回路 Expired JPS5812677B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19782824727 DE2824727A1 (de) 1978-06-06 1978-06-06 Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen

Publications (2)

Publication Number Publication Date
JPS54160139A JPS54160139A (en) 1979-12-18
JPS5812677B2 true JPS5812677B2 (ja) 1983-03-09

Family

ID=6041142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54065091A Expired JPS5812677B2 (ja) 1978-06-06 1979-05-28 Ｆｅｔ回路の出力ノ−ドを再充電する回路

Country Status (4)

Country Link
US (1) US4267465A (ja)
EP (1) EP0005743B1 (ja)
JP (1) JPS5812677B2 (ja)
DE (2) DE2824727A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5625290A (en) * 1979-08-07 1981-03-11 Nec Corp Semiconductor circuit
JPS56122526A (en) * 1980-03-03 1981-09-26 Fujitsu Ltd Semiconductor integrated circuit
JPS56144633A (en) * 1980-04-11 1981-11-11 Mitsubishi Electric Corp Flip-flop circuit
DE3105147A1 (de) * 1981-02-12 1982-09-09 Siemens AG, 1000 Berlin und 8000 München Integrierte digitale halbleiterschaltung
US4463318A (en) * 1982-08-30 1984-07-31 Rca Corporation Power amplifier circuit employing field-effect power transistors
US4730131A (en) * 1985-01-28 1988-03-08 General Electric Company Input signal conditioning circuit
JPS6218112A (ja) * 1985-07-16 1987-01-27 Toshiba Corp フリツプフロツプ回路
US5315174A (en) * 1992-08-13 1994-05-24 Advanced Micro Devices, Inc. Programmable output slew rate control
KR100572746B1 (ko) * 2002-02-06 2006-04-24 미쓰비시덴키 가부시키가이샤 화상표시장치
US20080303769A1 (en) * 2007-06-07 2008-12-11 Mitsubishi Electric Corporation Image display device and drive circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2442131B2 (de) * 1974-09-03 1976-07-08 Siemens AG, 1000 Berlin und 8000 München Dynamisches ein-transistor-speicherelement
US3983545A (en) * 1975-06-30 1976-09-28 International Business Machines Corporation Random access memory employing single ended sense latch for one device cell
US4028557A (en) * 1976-05-21 1977-06-07 Bell Telephone Laboratories, Incorporated Dynamic sense-refresh detector amplifier
SU928405A1 (ru) * 1976-08-05 1982-05-15 Предприятие П/Я Р-6429 Усилитель считывани дл интегрального запоминающего устройства
JPS5395533A (en) * 1977-02-02 1978-08-21 Hitachi Ltd Buffer circuit
US4112510A (en) * 1977-05-25 1978-09-05 Roger Thomas Baker Dynamic memory cell with automatic refreshing

Also Published As

Publication number Publication date
DE2961809D1 (en) 1982-02-25
JPS54160139A (en) 1979-12-18
DE2824727A1 (de) 1979-12-13
EP0005743A1 (de) 1979-12-12
US4267465A (en) 1981-05-12
EP0005743B1 (de) 1982-01-13

Similar Documents

Publication Publication Date Title
CA1089542A (en) Dynamic sense-refresh detector amplifier
US4176289A (en) Driving circuit for integrated circuit semiconductor memory
US4902907A (en) Reset signal generating circuit
JPS631778B2 (ja)
JPH02177716A (ja) 昇圧回路
US4038567A (en) Memory input signal buffer circuit
EP0227128B1 (en) Memory device including a sense amplifier
US4788457A (en) CMOS row decoder circuit for use in row and column addressing
US4339809A (en) Noise protection circuits
US4267465A (en) Circuit for recharging the output nodes of field effect transistor circuits
US4508980A (en) Sense and refresh amplifier circuit
US3971004A (en) Memory cell with decoupled supply voltage while writing
EP0168246B1 (en) Improved active pull-up circuit
JPS5827915B2 (ja) リセット回路
US3997881A (en) Static storage element circuit
US4224686A (en) Electrically alterable memory cell
WO1980000394A1 (en) Voltage generator circuitry
US6707703B2 (en) Negative voltage generating circuit
US4649300A (en) Bootstrap buffer
US5539701A (en) Sense circuit for semiconductor memory devices
JP2820910B2 (ja) 半導体集積回路の内部電圧昇圧回路
US6181610B1 (en) Semiconductor device having current auxiliary circuit for output circuit
JPS59121694A (ja) 電力散逸を減少させたｍｏｓランダムアクセスメモリ用の交差結合型トランジスタメモリセル
JPS61284896A (ja) 不揮発性プログラマブル・スタチツク・メモリ・セル
WO1981001781A1 (en) Buffer circuitry