JPS58127432A - 論理アレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の属する分野の説明 本発明は論理アレイ装置に係り、さらに具体的には本装
置内に入力線、積項線、出力線の短絡又は断線等の欠陥
が存在しても正しく論理演算結果を出力する論理アレイ
装置に胸する。

（１１）従来技術とその問題点の説明 近年、論理巣積回路をメ％　リ集積回路のように規則的
な回路構造にして、レイアウト（配置・配線設計）工数
の絡線、修正・試験の能率化等をねらった論理アレイ装
置（以後ＰＬＡと略称する）が提案されている。

Ｉ）　Ｌ　Ａの基本構成は、第１図に示すように入力回
路部１、前段アレイ部２、後段アレイ部３及び出力回路
部４よりなる。前段アレイ部２はＡＮＤ又はＮＯＲ論理
等の演算を行なう部分、後段アレイ部３はＯＲ又はＮＯ
Ｒ論理等の演算を行なう部分で、この二段論理演算（二
よって任意の論理機能が実現できる。論理の演算表現と
して特に表記しない限り、以後、論理レベル”Ｈ”を論
理値゛１″、論理レベル”Ｌ”を論理値”０”に対応さ
せた正論理を適用した時の演算を示すことにする。

弔２図は前段アレイ部２をＡＮＤアレイ、後段アレイ部
３をＯＲアレイで構成したＰＬＡＯ例、第３図は前段ア
レイ部２をＮＯＲアレイ、後段アレイ部３をＮＯＲアレ
イで構成したＰＬＡＯ例である。これらの構成において
、入力線１０１〜１０６り二短絡欠陥、断線欠陥、積項
線１１１〜１１４に短絡欠陥、断線欠陥、出力線１２１
〜１２３に短絡欠陥、断線欠陥等が生じるとＰＬＡの出
力ｆ１〜「１．は異常になる。

例えば第２図において、上記の欠陥が積項線の論理値又
はＰＬＡの出力に及ぼす影響を示すと次のようになる。

人力線１０２と１０３が１００で短絡すると、入力回路
部１の構成によって、１０２と１０，３の論理レベルハ
トモに”Ｌ″レベルは゛１１″ルベル又ハ″″Ｈ”レベ
ルと″′Ｌ″レベルの中間のレベルに縮退する。したが
って、か＼る入力線に接続されている積項線１１２　、
１１３　、１１４の論理値ＡＢＣ，ＡＢＣ。

Ａは、この短−〇影響を受け、短絡した入力線が１Ｌ″
レベルに縮退するときは各々１０″に、’ｔｌ”レベル
に縮退するときは各々ＡＣ，ＡＣ，“ｌ”に、中間のレ
ベルのときは”Ｈ″レベルときと同じか不安定な値にな
る。入力線１０２が１０１で断線すると、断線個所１０
１をはさんで入力回路部１の反対１１１．１１の入力線
はフローティング状態になる。したがって、積項線１１
４は常に”１″か不安定な値になる。積項線１１３と１
１４が１０２で短絡すると、１１３の論理値ＡＢＣは誤
ってＡＢｃＡ＝＠ｏ＃に、１１４）論理値人も誤って”
０”になる。積項線１１２が１０３で断線すると、後段
アレイ部３における積項線はフローティング状態になる
。出力線１２２と１２３が１０４で短絡すると、出力ｆ
２はλ＋ＡＢＣが誤ってλ十ＡＩ３に、出力ｆ３はＡＢ
Ｃが誤ってＡ＋ＡＢになる。

出力線１２２が１０５で断線すると、出力ｆ２＝ＡＢｃ
十Ａは人力Ａ−００ときのみｌ＃で、他はフローティン
グ状態（不安定状態）になって値が定まらない。

第３図の構成においては、欠陥（二よるＰＬＡの出力へ
の影響は第２図の場合とは一部で異なるが、欠陥が存在
すると、第２図と同様（１正しい出力を得ることはでき
ない。

このような事情に鑑み、従来は試験用バタンを人力して
ＰＬＡ内部の欠陥の有無を試験した後、良品のＩ）ＬＡ
のみを選択して使用したり、欠陥の有無を調べる試験回
路と欠陥を救済する回路を内蔵させ、試験および欠陥救
済のための動作モードを設けて欠陥救済を行なっていた
。従って、ＰＬＡが大規模になるにつれて製造歩留りが
低下し、後者の場合は、さらに試験と欠陥救済のための
動作モードを設けなければならないため、製ノへ時の試
験が複雑（二なる等の欠点があった。また、１Ｊ０常の
ＰＬＡ動作中に不良個所の発生によって誤動作するなど
の信頼度の低下を招く欠点あった。

（１１０発明の目的と総括的説明 本発明はＰＬＡを２重化構成にし、各部における欠陥状
態を論理的（二安全側（フェイルセイフ１１！ＩＩ　）
に自動的に縮退させるなどして、２重化した一ノ、１゛
側から正しい演算結果を出力させることによつ−Ｃ１Ｐ
ＬＡの製造歩留り向上とＰＬＡ動作動作数障率の低下を
ねらったものである。

より詳細（二云えば、本発明は前段アレイ部と後段アレ
イ部よりなるアレイ構成と入力回路部を２重化して一方
をＡ系、他方をＢ系とすると共に、人力線レベル補償回
路（Ｎ　Ｂ　Ｆ回路）と入力線相互接続制御回＠（ＩＯ
Ｃ回路）を入力線に付加し、アレイ構成種別に対応して
積項線レベル補償用トランジスタ又は積項線レベル補償
用抵抗を後段アレイ部の積項線に付加し、入力回路部の
デコーダとしてデコーダ出力が短絡した時１Ｌ”レベル
に縮退する構成の１ビツトデコーダを使用し、出力回路
部で行なうＡ系、Ｂ系からの出力の論理演算に、アレイ
構成種別に対応して直接接続（ワイヤドＯＲ／　Ａ　Ｎ
　Ｄ論理演算）又はＯＲ論理ゲートによる論理演算（ゲ
ートＯＲ論理演算）を適用することによって、入力線、
積項線、出力線の短絡欠陥、断線欠陥を救済するもので
ある。

以下の説明では、特に表記しない限り、すべて正論理を
適用した場合を示す。アレイ部の名称は正論理における
アレイ部の演算機能によって呼称することにする。

Ｇｖ）　　実施例の説明 第４図は本発明に従うＰＬＡの一実施例である。

本ＰＬＡは入力回路部１１＋１２、前段アレイ部２１゜
２２、後段アレイ部３１，３２、出力回路部４、入力線
レベル補償回路（ＮＢＦ回路）　５１＋　５２、入力線
相互接続制御回路（ＩＯＣ回路）６より構成され、入力
回路部、前段アレイ部、後段アレイ部は２重化がとられ
る。２重化の一方をＡ系、他方をＢ系と呼称する。以下
の実施例では、Ｐ　Ｌ　Ａの入力数２、積項数３、出力
数３に限定して説明するが、特にか＼る数には制限はな
い。また、ロチャネルＭＯ８）ランジスタを用いた時に
ついて説明する。なお、ＰチャネルＭＯＳトランジスタ
を用いた時は、論理レベル”Ｈ−をＬ”に、Ｌ″を１１
″に置き換え、ＮＯＲとＮＡＮＤ、ＡＮＤとＯＩｔを互
いに置き換え、プログラム素子のダイオードは極性を反
転すればよい。

入力回路部’１＋’２はそれぞれ複数個の１ビツトデコ
ーダ（ＤＥＣ回路）よりなる。第５図に１ビツトデコー
ダの一実施例を示す。この１ビツトデコーダは２つの対
の出力２０１．２０Ｔ　（これを対出力と呼称する）が
短絡した場合、対出力とも“Ｌ”レベルに縮退する構成
がとられる。

第６図と第７図は前段アレイ部２１　＋　２２の実施例
である。前段アレイ部は、入力回路部の出力λ）１゜２
０Ｔ　、　２０ｊ＋０．２０ｆｉにそれぞれ接続された
入力線１０ｉ　、　ＩＯＴ　、　１０ｉ＋１．１町ηと
、前段アレイ部での論理演算結果を出力する積項線１１
．　、１１２　。

ｌ１３との間に、論理演算の必要に応じて接続されるプ
ログラム素子によって構成される。第６図はプログラム
素子２１としてｎチャネルＭＯＳトランジスタを用いた
ＮＯＲアレイ構成、第７図はプログラム素子２２として
ダイオードを用いたＡＮＤ７レイ構成の実施例である。

第８図〜第１１図は後段アレイ部３１＋３２の実施例で
ある。第８図と第９図は前段アレイ部からの出力を伝え
る積項線１ｈ　＋　１１２　ｔ　ｌ１３と論理演算結果
を出力する出力線１２１　ｙ　１２２　＃　１２３との
間に用いられるプログラム素子おとしてｎｆヤネルＭＯ
Ｓトランジスタを適用したＮＯＲ，アレイ構成を示し、
第１０図と第１１図はプログラム素子２４としてダイオ
ードを適用したＡＮＤアンイ構成を示す。こ＼で、積項
線の断線欠陥を救済するため（−１第８図の構成では、
前段アレイ部に設けた積項線負荷用トランジスタ（ＱＬ
Ｉトランジスタ）と同一、又は利得定数βの小さい積項
線レベル補償用トランジスタ（ＱＬＬ　）ランジスタ）
を、各積項線の前段アレイ部から遠端側に接続する。又
、第９図、第１１図の構成では、積項線負荷用トランジ
スタのＯＮ抵抗又は積項線負荷用抵抗（Ｒｖ低抵抗より
十分に大きな値の積項線レベル補償用抵抗（ＲＧ低抵抗
を、各積項線の前段アレイ部から遠端ψ１１に接続する
。第１０図の構成では、各積項線の前段アレイ部から遠
端側にＱＬＬ　トランジスタ又はＲＧ低抵抗接続する。

第１２図は入力線レベル補償回路（Ｎ　Ｂ　Ｆ回路）５
１ｔ５２の実施例である。これは、ｌビットデコーダ（
ＤＥＣ回路）の対出力２０，２０７を各々χ・１■ の入力線１（Ｌ　、　ＩＯＴを介してインバータ回路６
゜！ ５に入力し、１ビツトデコーダにおける入力Ａ１の正出
力２０、を入力とするトランジスタＱ１の利得定数βと
１ビツトデコーダにおける入力へ　の補出力２０−Ｉ を入力とするトランジスタＱ２のβを異にし、かつ各イ
ンバータ回路５，２６０出力を互いに他のインバータ回
路２６．２５の入力に接続した非バランス形フリップフ
ロップ回路である。対の入力線１０１゜１０Ｔの一方が
断線した場合、他方の断線していない入力線の論理レベ
ルが“Ｌ″レベルときは、この入力線によってＮＢＦ回
路が動作し、断線した方の入力線は正しく＠Ｈ”の論理
レベルに設定される。一方、断線していない入力線の論
理レベルが“Ｈ″レベルときは、次に述べる入力線相互
接続制御回路（ＩＯＣ回路）によって、他の系の入力線
の正しい論理レベルが断線した入力線ζ′−設定される
。また、後述するがＮＢＦ回路の他の実施例を用いると
、ＩＯＣ回路を用いなくとも対の入力線の一方の断線欠
陥（＝関しては完全に救済できる。

対の入力線がともに断線した場合は、トランジスタＱ１
とＣ２に利得定数βの差を設けることにより、一時的に
βの大きなトランジスタＱ１を含むインバータ回路５の
出力：二接続される入力線の論理レベルを１Ｌ″レベル
に、他の入力線を＠Ｈ″レベル（二設定し、次に述べる
ＩＯＣ回路によって他の系の入力線の正しい論理レベル
をこの断線した入力線に設定する。

第１３図は制御回路部ｎとゲー）２８よりなる入力線相
互接続制御回路（ＩＯＣ回路）６の実施例である。制御
回路部は、Ａ系の対の入力線の論理レベルのＮＯＲ論理
演算と、この入力線に対応するＢ系の対の入力線の論理
レベルのＮＯＲ論理演算を行ない、さらに、これらの演
算結果のＮ　ＯＲ論理演算を行ない、この演算結果によ
ってＡ系の入力線とＢ系の入力線を接続・遮断するため
のゲ・−計ツを制御するものである。ＩＯＣ回路では、
こσ）制御回路部２７によって隣接する入力線の短絡を
検出し、ゲートβを遮断することによって、入力線の短
絡欠陥が他の系ζ＝及ぶことを防止する。さらに対の入
力線がとも１＝断線した場合と対の入力線の一方が断線
した場合、この入力線と他の系の対応する対の入力線と
を上記ゲー）２８で接続することによって、断線した入
力線の論理レベｌしは正しく設定される。

第１４図は各種プレイ構成シー適した積項線レベル補償
用素子（ＱＬＬ）ランジスタ、ＲＧ抵抗）と出力回路部
の論理演算構成（直接接続、ＯＲ論理ゲート）の種類と
各種欠陥の救済の可否について示したものである。図中
のアレイ構成は、本発明の２重化されたアレイ構成のう
ち、Ａ系のアレイ構成の種別を示す。前段アレイ部の具
体的構成例として、ＮＯＲアレイ構成は第６図、ＡＮＤ
アレイ構成は第７図仁示した通りであり、又、後段アレ
イ部の具体的構成例として、ＮＯＲアレイ構成は第８図
、第９図、ＡＮＤアレイ構成は第１０図、第１１図に示
した通りである。なお、図中の前段アレイ部と後段アレ
イ部の間に付加したインバータは、前段アレイ部の出力
を後段プレイ部に伝える各々の積項線にインバータを付
加し、積項線の論理値（積項値）を否定することを意味
する。同様に、図中の後段アレイ部の出力に付加したイ
ンバータは、後段アレイ部の出力を出力回路部に伝える
各々の出力線にインバータを付加し、出力線の論理値を
否定することを意味する。

以下では、第１４図において、ＮＯＲアレイ−ＮＯＲア
レイ構成の場合（即ち、前段アレイ部に第６図のＮＯＲ
アレイ構成、後段アレイ部（１第８図のＮＯＲアレイ構
成を用いた場合）と、ＡＮＤアレイ−ＮＯＲアレイ構成
の場合（即ち、前段アレイ部に第７図のＡＮＤアレイ構
成、後段アレイ部に第９図のＮＯＲアレイ構成を用いた
場合）について、ＰＬＡの各部Ｃ：生じた各種欠陥がい
かに救済されるか説明する。

ＮＯＲアレ　−ＮＯＲアレイ　成 ＮＯＲアレイ−ＮＯＲアレイ構成の場合、Ａ系、Ｂ系の
各出力を第１５図Ｃ二足したＯＲ論理ゲートによって論
理演算を行ない、ＰＬＡの出力を生成する。。

か−る構成においては、入力線の短絡欠陥と断線欠陥、
デコーダ出力の＠Ｌ″レベルスタック欠陥、積項線断線
欠陥、出力線の短絡欠陥と断線欠陥が救済できる。以下
、これらの欠陥救済について第１６図をもとじ説明する
。

（ａ）　　入力線の短絡欠陥救済 入力線の短絡には、１つのデコーダからの対出力が各々
接続される対の入力線の短絡２００と、異なるデコーダ
の出力が各々接続される隣接した入力線の短絡２０１が
考えられる。前者を対入力線短絡、後者を非対入力線短
絡と呼称する。欠陥がない場合、積項線１１１　ｅ　１
１２　＠　１１３の積項値はＡＩ　Ｂ１　ｍＢ□ｙ　Ａ
ｌＣｌになる。よってＡ１　”　Ａ２　ｅ　Ｂ１　”　
Ｂ２　＊ｃ１＝ｃ２より、Ａ系の入力変数Ａｌ　＊　Ｂ
１　ｅ　Ｃ１で表Ｂ１＋Ａ、Ｃ，になる。例えばＡ系（
二対入力線短絡２００が生じたとき、前述したよう（−
人力Ａ１の論理（ｉのいかん（二か＼わらず、１ビツト
デコータ゛（二よって入力線１０．　、　　ＩＯＴはと
もに“Ｌ”レベル（二なる。

したがって、積項線１１１　ｔ　１１２　ｔ　１１３の
積項値シまＢｌ　＋　Ｂ１　＋σ１となり、Ａ系とＢ系
のＯＲ論理演算（＝よって、欠陥のあるＡ系の出力は欠
陥のなり）Ｂ系の出力に論理的に包含され、その結果、
出力ｆ１演算結果がＰＬＡ出力となる。また、Ａ系（二
対入力線短絡２０１が存在すると、Ａｌ＝＝＃Ｑ”、Ｂ
１−１”のときは、入力Ａ１のデコーダ゛によって入力
線１町とｌＯ１＋１がともに１Ｌ”レベルにな４）、Ａ
、　＝”ｌ”’、Ｂ１＝”０”のときは、入力Ｂ１のデ
コーダ（二よって人力線１０丁と１０ｉ＋１がともにＬ
”レベル（二なる。

したがって、積項線１１１　ｔ　１１２　ｓ　ｌ１３の
積項イ直（ま’Ｔ’、＊　８１　＋　ｄｌになり、Ａ系
の出力に論理的（二包含らの正しい演算結果がＰＬＡ出
力となる。Ｊ−・１人力線短絡２０１が存在−し、かつ
入力力″−Ａ１−＝　ｎｌ−”０”、又はＡ１−Ｂ１−
”１″のときは、Ａ系、Ｂ系力・らσ）出力は同じにな
り、正しい演算結果力″−Ｐ　Ｌ　Ａ　ｄ３ノＪ（二な
る。

このように、入力線短絡欠陥は、ｌヒ゛・ソトデコーダ
出力のＬ”レベル縮退（ユよって前段アレイ）′θこの
プログラム素子が欠落したと同じ状態（二な）Ｊ、した
がって、欠落した積項を含んでＮ　ＯＲｇ命理Ｙ寅算し
た系の出力と欠陥のなり）系の出力とのＯＲ論理演算に
よって、正しい出力を得ること力１できる。

一方、後で詳細ζ二説明する対の入力線の困ｉ線を救済
するため（二用いられる第１３図（＝示したＩＯＣ回路
では、入力線短絡欠陥が生じた時；１該ＩＧＣ回路の２
つの入力をともに“Ｌ″レベルスルコト＋二よって、Ｉ
ＯＣ回路で論理演算を行なり）、Ａ系、Ｂ系の入力線の
接続を禁止し、力１＼る欠陥力；他σ）系に及ぶことが
防止される。

（ｂ）　　人力線の断線欠陥救済 入力線の断線欠陥には、１ビツトデコーダの対出力に接
続される対の入力線の一方が断線した場合と両方が断線
した場合がある。第１６図において、人力線断線２０２
　、２０３のよう１：、対の人力線の一方が断線した場
合は、断線していない他方の入力線の論理レベルにより
、第１２図に示したＮＢＦ回路が動作して、断線した入
力線の論理レベルをフローティング状態から断線してい
ない入力線の論理レベルの補元の論理レベルに正しく設
定する。

また、入力線断線２０４　、２０５のように、対の入力
線がともに断線した場合を救済する（二は、第１３図に
示した１（）Ｃ回路を用いる。即ち、対の入力線の両方
の断線によって、ＮＢＦ回路は１ピツトデコーダの出力
の論理レベルとは無関係に自動的に一方が”Ｈ”レベル
、他方が“Ｌ″レベル出力になるため、これらの出力を
受けてＩ（）Ｃ回路が動作し、Ａ系とＢ系の対応する入
力線同志をゲート四で接続し、断線のある入力線の論理
レベルを正しく設定する。さらにＩＯＣ回路は対の人力
線の一方の断線に対しても、上記と同様Ａ系と１３系の
入力線同志を接続し、ＮＢＦ回路による断線欠陥の救済
をたすけて入力線の論理レベルを正しく設定する。

（Ｃ）　　積項線の断線欠陥救済 積項線の断線（例えば２０６）によって積項線がフロー
ティング状態になることを防止するため（＝、第１６図
に示したように、積項線をＱＬＬ）ランジスタによって
Ｈ”レベルに保持し、後段アレイ部内のか＼る積項線に
プログラム素子で接続されている出力線を“Ｌ”レベル
に縮退させる。したがって、２重化によりＡ系、Ｂ系の
出力のＯＲ論理演算を行なうこと（二よって、正しいＰ
ＬＡ出力を得ることができる。

（ｄ）　　出力線の短絡欠陥救済 出力線が短絡した場合、短絡した出力線の論理値は等測
的ζ二短絡した出力線の各々の論理値のワイヤドＯＲ論
理の否定になる。例えば第１６図で出力線短絡２０７が
生じると出力線１２１　ｅ　１２２の論理ｔ３系の出力
を第１５図に示したＯＲ論理ゲートで演算することによ
り、欠陥のないＢ系からの出力による論理集合の中に欠
陥のあるＡ系の出力の論理集合が包含されてしまい、正
しいＰＬＡ出力が得られる。

（ｅ）　　出力線の断線欠陥救済 出力線はフローティング状態になる。この場合、出力線
負荷用トランジスタ（ＱＬｏトランジスタ）のＯＮ抵抗
よりも十分に大きな抵抗値の出力線接地用抵抗（Ｒｏ抵
抗）を、第１５図に示すようにＯＩｔ論理ゲート入力部
に付加することによって、出力線は“Ｌ″レベル縮退し
、欠陥のない系とのＯｌ（論理演算によって正しいＰＬ
Ａ出力が得られる。

なお、第１５図に示したＯＲ，論理ゲートにかわって、
第１７図に示すように、Ａ系、Ｂ系の出力線に出力線ゲ
ート（ＧＴＯゲート）２９を付加し、これらの出力を直
接接続し、この接続点に１（，０抵抗を付加した構成の
出力回路によっても、以上の（ａ）、　（Ｃ）。

（ｄ）　、　（ｅ）の欠陥は救済される。

ＡＮＤアレイ−ＮＯＲアレイ構成 ＡＮＤアレイ−ＮＯＲアレイ構成の場合は、Ａ系・Ｂ系
の各出力を直接接続（ワイヤ）’　ＯＲ、Ｑ　）’ｌ！
演算）にしてＰＬＡの出力を生成する。か＼ろ構成にお
いては、入力線の短絡欠陥と断線欠陥、デコーダ出力の
“Ｌ”レベルスタック欠陥、積項線短絡欠陥と断線欠陥
、出力線の断線欠陥が救済でさる。以下、これらの欠陥
救済について第１８図をもとに説明する。

（ａ）　　入力線の短絡欠陥救済 入力線が短絡した場合、対入力線短絡、非対入力線短絡
にか＼わらず、第５図に示した１ビツトデコーダによっ
て短絡した人力線はともにＬ”レベルになる。これは後
段アレイ部における出力線のプログラム素子欠落と等１
曲になり、ノル系の出力線とＢ系の出力線を直接接続（
ワイヤドＯＲ論理演算）することより、か＼る欠陥はＢ
系からの正しい出力によって救済される。

（ｂ）　　入力線の断線欠陥救済 入力線が断線した場合、前述のＮＯＲアレイ−Ｎ　ＯＲ
アレイ構成の場合と全く同様に、第１２図に示したＮＢ
Ｆ回路と第１３図に示したＩＯＣ回路の動作によって救
済される。

（Ｃ）　　積項線の短絡欠陥救済 積項線が短絡した場合、短絡した各々の積項線の論理値
は各々の論理値の積になる。第１８図において、例えば
積項線１１２と１１３が２１０で短絡した場合、各々の
積項線の積項値はＢ１からＡ、　ＣｌＢ１、ＡＩ　ＣＩ
からＡ、　ＣｌＢ１１二なる。しかし、上記の積項線１
１ｚ、１１３の論理集合（ＡＩＣＩＢｌ）は、欠陥のな
い他の系の対応する積項線ｉｔ’２１１１３の論理集合
（Ｂ２　）、（Ａ２　Ｃ２）に各々包含され、後段アレ
イ部のＡ系およびＢ系の出力線を直接接続することによ
り、か＼る欠陥は救済される。以上を論理式で表わすと
、Ａ、−Ａ２．Ｂ０二Ｂ２．Ｃ１＝Ｃ２より、＝Ａ２【
３２＋Ａ２Ｃ２、出力ｆ２は（ＡＩＣＩＢｌ）＋　Ｂ２
＝Ｂ２、出力ｆ３は（ＡｌＣ１Ｂ１＋ＡｌＣ１ｒｈ　）
　＋　（Ｂ２＋Ａ２Ｃ２）＝　Ｂｚ　十Ａ２　Ｃ２にな
る。

（ｄ）　　積項線の断線欠陥救済 積項線の断線によって積項線がフローティング状態にな
ることを防止するため（二、第１８図に示すように、積
項線をＲＧ低抵抗よって６Ｌ”レベルに保持し、後段ア
レイ部内で、か＼る積項線に接続されているプログラム
素子の欠落と論理的に同じ状態にする。したがって、２
重化によるＡ系、Ｂ３系の出力線を直接接続（ワイヤド
ＯＲ論理演算）すること（二よって、正しいＰＬＡ出力
が得られる。

（ｅ）　　出力線の断線欠陥救い 出力線が断線した場合、第１８図（＝おいて、出力線負
荷用トランジスタ（ＱＬＯトランジスタ）から断線個所
までの出力線にプログラム素子を介して積項線が接続さ
れていても、出力に対してか＼るプログラム素子は無関
係（二なる。これは−１−記のプログラム素子が欠落し
たと等価である。−万、断線個所から後段アレイ部の出
力点までの間にあるプログラム素子に対しては、このプ
ログラム素子に接続されている積項線の論理レベルにし
たがって、他の系の出力線負荷用トランジスタ（ＱＬＯ
）ランジスタ）が作用して、正しくＮＯＲ論理演算が行
なわれる。したがって、正しいＰＬＡ出カ出力られる。

（■）実施例の変形例の説明 Ｎ　Ｂ　Ｆ回路は、第１９図に示すように、電源ｖＤ印
加後のＮＢＦ回路の出力レベルを確実に設定するために
トランジスタ３１を設け、■Ｄ印加後、多少遅れて他の
電源ＶＤを印加する構成であってもよい。

また、第加図のように、電源ＶＤ印加直後、クロツタφ
を１Ｈ”レベルにすることによって、ＮＢＦ回路の出力
を、これに接続されている入力線も合せて一時的に”Ｌ
”レベルに設定する構成であってもよい。さらに、第２
１図のように、クロックφによってＮＢＦ回路の出力の
みを一時的に＠Ｌ″レベルに設定する構成でもよい。

なお、第２０図のＮＢＦ回′Ｐ′６（ｎおいては、クロ
ックφを電源印加直後に一度だけ１Ｈ″レベルにする上
記の実施例以外に、クロックφを入力変数ＡｉのＰＬＡ
の印加時刻に同期させて゛Ｈ″レベルにし、ＮＢＦ回路
の出力と入力線を”Ｌ”レベルにリセ・ソトした後、入
力変数Ａ、を印加し、Ｎ　Ｂ　Ｆ回路を動作させ、ＰＬ
Ａの演算動作を行なうようクロックφを設定すればよい
。これによって、１０６回路を用いなくとも、対の入力
線の１本の断線欠陥は完全（二救済できる。

また、以上の実施例において、積項線負荷用抵抗（Ｒｖ
低抵抗をＰＬＡ動作時のみ導通状相にし、待機時に非導
通にした積項線負荷用トランジスタに代替えしてもよい
。

位Ｏ効果の説明 以上説明したように、本発明はＰＬＡの人力線、積項線
、出力線に短絡欠陥および断線欠陥が存在した場合でも
、特別に試験や欠陥救済のだめの動作期間を設けなくて
も、欠陥を含む系からの出力の論理レベルをフェイルセ
イフ側に縮退させたり、後段アレイ部のプログラム素子
の欠落した状態に等制約に設定でき、２重化した系の出
力のうち、正しい系の出力が自動的に出力される。した
がつて、本発明のＰＬＡでは、製造時にプログラム素子
が正しく動作しているか等の入出力論理試験のみを行な
えばよく、製造歩留りの著しい向上が期待され、大規模
なＰＬＡの実現が可能になる。

【図面の簡単な説明】

第１図は従来のＰＬＡの基本構成を示すブロック図、第
２図はＡＮ’ＤＮＯＲアレイアレイ構成の具体的なＰＬ
Ａ構成例を示す図、第３図はＮＯＲ。 アレイ−ＮＯＲアレイ構成の具体的なＰＬＡ構成例を示
す図である。第４図は本発明に従うＰＬＡの一実施例を
示すブロック図である。第５図は１ビツトデコーダの一
実施例を示す図、第６図はＮＯＲアレイ構成をとる前段
アレイ部の一実施例を示す図、第７図はＡＮＤアレイ構
成をとる前段アレイ部の一実施例を示す図、第８図、第
９図はＮＯ■ｔＯＲアレイ構成後段アレイ部の一実施例
を示す図、第１０図、第１１図はＡＮＤアレイ構成をと
る後段アレイ部の一実施例を示す図である。第１２図は
入力線レベル補償回路の一実施例を示す図、第１３図は
入力線相互接続制御回路の一実施例を示す図である。第
１４図は各種アレイ構成に適した積項線レベル補償用素
子と出力回路部の論理演碧構成の種類と各種欠陥の救済
の可否を示した図である。第１５図は出力回路部の一実
施例としてのＯＩｔ論理ゲートを示す図、第１６図はＮ
ＯＲアレイ−ＮＯＲアレイ構成における欠陥救済の説明
図、第１７図は出力回路部の他の実施例を示す図、１＜
ｔｓ図はＡＮＤアレイ−ＮＯＲアレイ構成における欠陥
救済の説明図である。第１９図、第か図、第２１図は人
力線レベル補償回路の他の実施例を示す図である。 ”＋ｌｌ＋１２・・・入力回路部、２，２１，２２・・
・前段アレイ部、３，３１，３２・・・後段アレイ部、
４・・・出力回路部、””　ｔ　５１　ｔ　５２・・・
人力線レベル補償回路、６・・・入力線相互接続制御回
路、１０１〜１０６　、　ｔｏ、　、　１０ｉ　１１０
□＋１，１０口、１０１や２゜１０「−・・・入力線、
１１１〜１１４．１１′１〜１１′３・・・積項線、１
２．〜１２３　、１２’１〜１２’３　、１２．　、１
２′ｎ・・・出力線、２０ｉ　、　２０ｉ・・・１ビツ
トデコーダの出力、２１．２２．Ｚ３，２４・・・プロ
グラム素子、５，２（逼・・・インバータ回路、　τ・
・・制御回路部、あ・・・ゲート、２９・・ケート、３
ｏ・・・出力線接地用抵抗、３１・・・トランジスタ。 代理人　弁理士　鈴　木　　　誠　　８１２図 第３図 牙５１゛４ オ６凶　　　　　　　オフ１゛４ イン・ゞ−ｙ″　　　　　　　　　　　　　　　　　　
　　　Ａ７ｉ’（−７〜１８図　　　　　　　３・９１
り 膚１倉之ヱし４＃よソ　　　　　　　　　　　　　　　
　　ガＩＪ之７レイ音戸より込 第１０ｆ”４　　　　　　　　　；ｊ”／　７４オイｂ
図 オｆｌ、図 ｏｖＤ １１７図 オｉｆ）　　Ｉイ１

Claims (1)

1. 【特許請求の範囲】 １、対の出力が短絡した時共に１Ｌルベル又は′″ＨＨ
   ルベル力Ｃ二なる１ビツトデコーダ複数個よりなる入力
   回路部と、入力回路部の出力を伝える複数の入力線と複
   数の積項線に１１石グラム素子を接続させ、入力線上の
   論理レベル（二対して第１の論理演算を行ない、前記積
   項線によって該演算結果を次段へ出力する前段アレイ部
   と、前記積項線と複数の出力線にプログラム素子を接続
   させ、前記積項線上の前段アレイ部の演算結果に対して
   第２の論理演算を行ない、前記出力線（１該演算結果を
   出力する後段アレイ部とを具備してなる論理アレイ装置
   において、前記入力回路部、前段アレイ部及び後段アレ
   イ部の各部を２重化し、前記入力線をはさんで入力線の
   一方の端に前記１ピツトデコーダの出力を接続し、他方
   の端に人力線レベル補償回路を設け、後段アレイ部の積
   項線には前段アレイ部から遠端側に積項線レベル補償用
   素子を設け、２市化した各々の後段アレイ部からの出力
   線を直接接続するか又はＯＲ論理ゲートに入力すること
   を特徴とする論理アレイ装置。 ２、前記論理アレイ装置において、１ビツトデコーダの
   対の出力に接続した対の入力線の論理レベルを監視し、
   ２重化した各々の前段アレイ部の対応する入力線を接続
   ・遮断制御する入力線相互接続制御回路を有することを
   特徴とする特許請求の範囲第１項記載の論理アレイ装置
   。