JPS58133077A

JPS58133077A - 画信号変換方法

Info

Publication number: JPS58133077A
Application number: JP57015815A
Authority: JP
Inventors: Yoshito Desaki; 出崎　芳人; Yasukazu Nishino; 西野　寧一
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-02-02
Filing date: 1982-02-02
Publication date: 1983-08-08
Also published as: JPS6249782B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は横走査して得られたシリアル信号をノ（ラレル
信号に変換したパターン信号を縦走査したパラレルのパ
ターン信号に変換する画信号変換方式に関し、文書等の
ディスプレイにおいて縦書文書の表示に便宜を図る方式
を提供するものである。

従来ファクシミリ等では文書を伝送し受信側で紙に記録
する為に縦横変換を行う必要はなかった。

しかしながら近年の電子技術の発展によりオフィスの文
書を大容量の記憶装置に記憶し、コンピュータ管理を行
い必要時にディスプレイ装置に映し出す様な事が行われ
始めた。日本語は英語等とは異なり縦書もあれば横書も
ありディスプレイ装置に映した場合前を横に向けて見る
か、もしくはディスプレイ装置自体を９０度回転しなけ
ればならない場合が生じる。

そこで本発明はこの様な従来の欠点を解消すべく純電子
的にこの横縦変換を行う方式を提供する事を目的とする
。以下本発明の詳細な説明する。

第１図にディスプレイ装置に映し出された様子を示す。

１．２ともにディスプレイ装置の画面を表し、１は横走
査して表示された縦書の文書であり、２は横縦変換して
正常の向きに直した画面である。本発明は第１図に示し
た変換が容易に出来る方式を提供するものである。

第２図はシステムの概略を示す図である。１゜は文字や
図形の文書原稿であり、１１は原稿１゜を読み取る為の
光学系を表している。１２は光電気変換の為のセンサ及
びその附属回路を表している。１３はメモリである。１
４は陰極線管等のディスプレイ装置をあられす。一般に
文書をディスプレイ装置に表す場合はテレビカメラ並の
解像度では足りなくて、例えばＡ４サイズの文書で言え
ば８ｄＯｔＡｍ　の解像度で横走査１７２８ドツト必要
であり縦方向には約２３００ライン必要である為に容量
として約４Ｍビット程度となる。従って文書の読取りに
はカメラは使用せずに一次元のラインセンサを使用する
のが普通である。この様にラインセンサで読取りを行う
場合は縦方向は原稿を機械的に一定速度で送る方法が採
られる。従つてレンズとラインセンサは固定されていて
センサ駆動回路でライン単位のパターン信号を得る事が
出来る。第１２図に示す光学系１１゜センサ１２は上記
の事を含み代表的に表している。センサ及びその附属回
路１２から得られたパターン信号はメモリ１３に入り記
憶蓄積される。必要時にメモリ１３から読み出しディス
プレイ装置１４に映し出して文書を読み、更に必要であ
ればハードコピー装置（図示せず）で印刷文書を得る事
ができる。

第３図は走査方法を示す図で、２ｏは文書の一頁を表す
。図に示した矢印の内、右向矢印は横走査方向を示し、
下向矢印は縦走査ライン方向を示している。今１便宜上
横走査を１０２４ドツト。

縦走査ラインを１０２４と考えて説明を行う。従って対
象とする文書では１０２４Ｘ１０２４で約１．４８５Ｍ
ビットとなる。

第４図（ＩＬ）Ｕセンサからの出力信号の内筒に番目の
走査ラインを拡大した図である。（Ｋｔｊ：１０２４ま
での任意の整数を示す）図で２１は信号を示し−１走査
は１０２４ドツトで成り立っている。図中の数字はその
ドツト番号を示している。−頁を表す為には図に示す走
査信号が１０２４本必要となるＯ第４図Ｔｏｌはｔａ）に示した第に走査ラインのライン
単位の信号を８ビット単位のノ（ラレル信号に変換した
図を示す。図中２２．２３．２４はそれぞれ８ビット単
位（バイト単位とも言う）の信号であり、２２は１から
８ビツトまでを含むノくイトであり、２３は９から１６
ビツトまでを含むノくイトである。２４はｉビット目を
含むノくイトを示す。これらにさらに１から８までの番
号を順番に付ける。

即ち％　１番目のバイト２２ｆ１１．２番目のノ（イト
２３は２％３番目のバイトは３と付け、８）くイト目は
８，９番目のバイトは元に戻り１を付ける。

以下順次この様に番号を割り当て１２８／＜イト目まで
行う。一般的に言うと、第に走査ラインの１番目の信号
を含むバイトは（（ｉ−１）／８）＋１の数字を付ける
。ここで、ｉはノくターン信号中の第に走査ラインに含
まれる第１番目の画信号を示し、また記号〔・〕は〔と
、〕で囲まれた数値を越えない最大の整数をあられす記
号で、一般にガウス記号と呼ばれている。／は割算を示
す記号である。即ち、Ｋライン目の１０２４ビツトの信
号は、８ビット単位の信号で１２８回必要であり、この
１２８を更に８回に分ける事になる。なお、第４図（ｂ
ｌの下に示したアルファベラトム、Ｂ、Ｃ。

ｎ、ｘ、ｙ、Ｇ、ｎは、それぞれのバイト内のビット順
を表している。

第６図に本発明の方式により記憶された記憶）くターン
を示す図を掲げる。第５図に於て一つの折目は一つの記
憶素子を表しており、ここでに１ビツトＸ１　ｓＫワー
ドの容量を持゛つ記憶素子を想定している。枠外にある
アルファベット及び左縦の数字はそれぞれの記憶素子を
表す記号を示し、枠外の右縦に示す数字は記憶されるべ
きライン番号を表している。また綺目の中に書かれた数
字は記憶されるべき走査内のビット番号を表している。

図に示す様に、記憶素子は８×８のマトリックス状に配
置されている。これは８ピツトノくラレル信号で入出力
出来る為の構成にし、ている。第６図を使用して記憶方
法の説明を行う。第４図に示したライン単位の１０２４
ビツトは８ビツトのパラレル信号に変換されて記憶素子
に導かれる。即ち１ｏ２４÷８＝１２８回のパラレル信
号で１ライン分の信号が表される。第５図において入力
の８本の信号はそれぞれバイト内のビットム、Ｂ、Ｃ。

Ｄ・・・・・・・・・Ｈに対応して入力される。第１走
査ラインの最初の８ビットＦｉ１ム、ＩＢ、ＩＣ，ＩＤ
。

ＩＥ、ＩＦ、ＩＧ、ＩＨの記憶素子の１番目のアドレス
番地に記憶され、次の８ビツトは同じ１人。

１Ｂ・・・・・・・・・１Ｈの２番目のアドレス番地に
記憶される。この様にして１２８回繰り返して１人。

ＩＢ、１０．ＩＤ、１１Ｃ，ＩＦ、ＩＧ、ＩＨの記憶素
子に１２８番地のアドレスまで記憶して第１走査ライン
が終る。第２走査ラインでは同じ操作を２Ａ　、２Ｂ　
、２Ｇ　、２Ｄ　、２Ｂ　、２Ｆ　、２Ｇ　。

２Ｈに就いて行いそれぞれの記憶素子に１２８番地のア
ドレスまで記憶して第２走査ラインの記憶が終る。以下
順次ライン毎に横列の記憶素子列を替えてゆき、第８走
査ラインでは８Ａ、８Ｂ。

ｓ（ｊ　、８Ｄ　、８１．８Ｆ　、８Ｇ　、ｓＨの記憶
素子に記憶される。第９走査ラインでは元に戻り１人。

１Ｂ、１ｃ、１Ｄ、１に、１Ｆ、１Ｇ、１Ｈの１２９番
地のアドレスから記憶を始め２６６番地まで記憶する。

同様にして順次記憶する事により第１６走査ラインでｆ
ｌａＡ、８Ｂ、８Ｃ，８Ｄ。

ｓｌｃ、ｓＦ、ｓＧ、ｓＨに記憶を行う。次の第１７か
ら第２４走査ラインの８走査では各素子の２６７番地か
ら３８４番地まで記憶され、第２６から第３２走査ライ
ンでは５１２番地まで、第３３から第４０走査ラインで
Ｆｉ６４０番地まで、・・・・・・と繰り返して第１０
２４走査ラインでは１−６３８４３８４番地杯に記憶し
て一頁の記憶を終了する。

この結果、第−横列即ち１ム、１Ｂ、１０．１Ｄ。

１Ｅ６１Ｆ、１Ｇ１１ＨＫは第１．９．１７・・・・・
・８（ｉ−１）−１−１・・・・・・・・・１０１７走
査ラインの信号が、第二横列、２人、２Ｂ、２Ｃ・・・
・川・・２Ｈには第２．１０．１８・・・・川・・８（
ｉ−１）−１−２・・・・・・１ｏ１８走査ラインの信
号が、第三横列には第３゜１１．１９・・−・・・・・
・５（ｉ−１）＋ｓ・・・・・−１０１９走査ラインの
信号が、記憶され、同様に第八横列には第８．１６．２
４・・・・・・・・・８１・・・・・・・・・１ｏ２４
走査ラインの信号が記憶される。そして縦列ムの付く記
憶素子には各走査ライン内の１．９．１７・・・・・・
・・・８（ｉ−１）−４−１・・・・山・・１０１７ビ
ツト目の信号（１２８ケ）が、縦列Ｂの付く配憶素子に
は各走査ライン内の２．１０．１８・・・・・・ａ（ｉ
−１）＋２・・・・山・・１０１８ビツト目の信号（１
２８り）が、縦列Ｃの付く記憶素子には各走査ライン内
の３．１１．１９・川・・・・・５（ｉ−１）＋３・・
団・１０１９ビツト目の信号が記憶され、以下り列。

Σ列、Ｆ列、Ｇ列、Ｈ列同様に記憶される事になるＯ第６図に一つの記憶素子内の記憶パターンを示す図を掲
げる。第６図における記憶素子は第６図に示した６４ケ
の素子の内の一つを示し、第に走査ラインの１ビツト目
の画信号が記憶される記憶素子を表している。図におい
て、枠内にタテ１２８×ヨコ１２８のマトリックス状に
配置された記憶ビットがあり、これをａで表し添字＃−
ｔ１から１２８までつける。枠内の横一列に並んだａは
同一ラインに属する画信号であってそのライン番号は右
枠外に示す数式で表される番号で示される。また。

ａは枠外下に示した数式で表す数値のビット番号（１か
ら１０２４までの番号）の画信号が記憶される事を意、
味している。枠外上及び枠外左に示す数値及び数式はこ
の記憶素子の記憶アドレス番地を示す数値であり、例え
ば、枠内最上列ａＩＦｉ１番地、ａ５は６番地、＆１２
８は１２８番地に記憶され、枠内最下列ａ１は１６２６
７番地、ｉ４６は１６２６１２６１番地される事を示し
ている。

図中のＸ及びｙＨこの記憶素子が第６図のどの記憶素子
であるのかを示す記号でその数値はそれぞれの後に（・
）で示した数式であられされる数値で示す。但しＸにつ
いてはｊの添字付で表現しているので（・）にはｊを表
す数式を示し、ｘｊが何を表しているのかは枠外下に第
６図との対照が分るように示した。

さて、第Ｘ走査ラインのｉビット目がどこに記憶される
のかを考えてみる。第６図の説明で分るように、まづに
ライン目が８Ｘ８の記憶素子のどの段に記憶されるのか
を調べる。これは第６図枠外下に示したライン番号が枠
外左の大きな数字の段のどの段に属するのかを調べる事
であって、数式ではに一８×〔（ｋ−１）／８゛〕とな
りこの数値によりどの段かがわかる。次にｉ番目の１か
らｉ番目の画信号を含むバイト単位の中でのビット順番
を知る事ができる。ビット順番がわかれば第６図枠外下
にしめした対照により、第６図のＡ。

Ｂ、・・・・・・Ｈのどの列に属するのかがわかる。

次に読み出し方法について説明を行う。

縦横変換は第３図に示した様に今まで走査ラインと表現
していたものを９０度回転して考える事に相当する。即
ち第３図の点線上向き矢印を走査方向とし１点線右向き
矢印をライン方向と考える。

第７図に縦走査した場合に必要な信号順序を示す図を掲
げる。図に於て、１００はバイト単位のパラレル信号を
示しており、時系列的に左から順番に表している。バイ
ト単位の信号１ｏｏＶｉビツト毎に上から順に８ビツト
を表している。各ビット毎にそれぞれ○付数字と、○無
し数字を付している。○付数字は横走査で読んだパター
ン信号の走査ライン内のビット番号を表し、○無し数字
はライン番号を示している。第３図に示した様に読み出
しの開始点は左下であるから、第７図における最初のパ
ラレル信号は１０２４ライン目から１０１７ライン目の
１ビツト目ばかりが必要となる。次のバイトでは１ｏ１
６ライン目から１００９ライン目の１ビツト目、その次
のバイトでは１００８から１ｏｏ１ライン目の１ビット
目、と順次１ビツト目ばかりを読んで１２８バイト目で
は８から１ライン目の１ビツト目となって１２８バ（）
Ｘ８＝１０２４ビツトの縦走査した１ライン目が完成す
る。次の縦走査ラインでは１ライン目と同様に横走査１
０２４ライン目か１ライン目までの２ビツト目ばかりを
８ビツトのバイト単位で１２８バイトが必要となり、以
下順次同様に。

縦走査３ライン目では各横走査ラインの３ビツト目％４
ライン目では４ビット目、と進み最後は一１０２４ライ
ン目の１０２４ビツト目で一頁が終了する。以上のよう
に、縦走査した信号を横走査した信号に変換する事は可
能で、以下第６図に示した記憶パターンから第７図に示
した信号を作成する事により本発明の目的が達成される
。

第６図を使用して読み出し方法について説明を行う。先
に説明した様に最初に必要な画信号は１０２４ライン目
から１０１７ライン目の１ビツト目である。これらの８
ビツトは第６図ム記号を持つ縦列の８ケの記憶素子のそ
れぞれの１６２５７番地のアドレスに格納されている。

従ってこれらの信号を読み出すには記憶時とは異なった
方向で動作させねばならない。即ち、縦方向にＡ列の８
／７．Ｂ列のｓヶ、以下Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ列の８
ケをそれぞれ同時に読み出しができるように変更した後
にム列の記憶素子に同時にアドレス１６２５７を与える
と８段目の記憶素子の出力には横走査時に１０２４ライ
ン目の１ビツト目が表れる。７段目には１ｏ２３ライン
目の１ビツト目。

６段目には１０２２ライン目の１ビツト目、以下順に１
段目には１０１７ライン目の１ビツト目が同時に出力さ
れる。これで最初の１バイトが終り、次のパイ）Ｈアド
レスを前のアドレスから１２８減らした１　６１２８を
与える事により横走査１０１６から１００９ライン目の
１ビツト目が８ビツト目時に得られ縦走査の２バイト目
が終了し。

以下同様にアドレス番地を順次１２８ずつ減らして１２
８回与える事により縦走査１ライン分が終了する。２ラ
イン目１ｄＢ列について同様に行う事により、３ライン
目は０列について、以下順次同様に行い、Ｈ列まで行う
事により８ライン目までおわる。次の８ラインについて
は各列の最初に与えるアドレス番地を１増加して１６５
２８に設定し、以下同様に行う事により縦走査９から１
６ラインまでおわる。同様に８ライン毎に列の最初に設
定するアドレス番地を１増加していき、最終は１６３８
４を設定しＨ列を終了して一頁の縦横変換を終了する。

以下本発明の実施例について説明する。

第８図は本発明の実施例を示す図である。第８図のａ図
はメモリーボードを示す図であり、ｂ図及び０図はａ図
の簡略記号についての説明図である。

ａ図において、記号ム、Ｂ、Ｃ，Ｄ、！：、Ｆ、Ｇ。

Ｈは記憶すべき信号のバイト単位入力端子であり。

第５図における記号ム、Ｂ、Ｃ，Ｄ、Ｉ、Ｆ、Ｇ。

Ｈに対応している。第８図ａ図における数字０゜１．２
，３，４，５，６，７．はバイト単位の読み出し出力端
子である。ｂ図にはａ図で簡略表記［７ている記憶素子
の説明図を示している。ｂ図で５４は記憶素子を表し、
６ｏは記憶素子の入力端子である。６１は記憶素子の読
み出し出力端子であり、５６は記憶素子のアドレス番地
入力端子、６２は記憶素子の読み出し・書込み動作の為
のコントロール信号入力端子を示す。ａ図においてｂ図
に示した記憶素子６４を８×８のマ）　ＩＪソックス状
配列し、それぞれに入力及び出方の記号をあてはめテ％
ｏ、ム、ｏＢ　、ｏＣ、ｏＤ　、ｏＨ、ｏＦ。

ＯＧ、ｏＨ・・印・・・・２Ｈのように記憶素子に名前
をつける。入力端子ムはＡ列即ち。ム、ＩＡ、２Ａ。

３Ａ、４ム、８Ａ、６ム、７Ａ、のそれぞれの記憶素子
の入力端子５０を接続し、入カ端子ＢＪｄＢ列の記憶率
子の入力端子６ｏを接続し、以下同様に入力端子Ｈ″！
で接続してパラレル入力端子ム。

Ｂ、Ｏ，Ｄ、に、Ｆ、Ｇ、Ｈを得る。出力端子０は０列
に属する記憶素子の出力端子６１即ち０ム。

ｏＢ　、ｏＣ、ｏＤ　、ｏｌ！　、ｏＦ　、ｏＧ　、ｏ
Ｈを接続している。同様に出力端子１１／ｉ１列に属す
る出力端子６１を接続し、出力端子３は３列、出力端子
４Ｆｉ４列、以下同様に出力端子７け７列に属する出力
端子５１を接続する。６７はメモリーボードのアドレス
入力端子であり、ａ図における記憶素子６４ケの総てに
入力され、これをまとめてアドレス入力６７としである
。５８はコントロール入力端子であって、記憶素子に記
憶又は読み出しを指令する信号、及び縦もしくは横列の
８ケずつを動作させるための列切替信号が含まれている
。

横縦列の切替についてもう少し説明を加える。ａ図中コ
ントロール入力線の縦列と横列との交点をマルで囲んで
いるがこの囲んだ部分の説明図を０図に示す。０図にお
いて５３は切替器を示し、との切替器は記憶指令信号に
より切替の動作がおこなわれる。つまり、記憶時には横
列毎に８ケずつ動作させるべくｘ側に切替し、読み出し
時には縦列毎に８ケずつの動作のためにｙ側に切替られ
る。

第９図、第１０図に第８図のメモリーボードの記憶素子
に与えるアドレス番地を作成するカウンターのブロック
図を示し、第９図は記憶時、第１０図は読み出し時の状
態を示す。まず記憶時について第９図を使用して説明す
る。第９図において、２０１ｆ１７ビツトカウンター、
２０２に３ビツトカウンター、２０３は７ビツトカウン
ターを示す。２ｏ４は記憶素子に与えるアドレス番地を
示す１４ビツトの出力、２０５は横又は縦列８ケの切替
信号表する３ビツト出力を表す。２００はカウンターの
クロック入力端子でこの場合バイト単位のクロックが入
力される。図中の表はそれぞれのカウンター値を表示し
た表で最終的に記憶素子のアドレス番地（１０進数）で
分る様にしである。動作はバイト単位のクロ、ツタによ
り、７ビツトカウンター２０１はＯから１２７までカウ
ントアツプし、１２７から０にもどるたびに次の３ビツ
トカウンター２０２が０から７までカウントアツプし、
さらにこの３ビツトカウンター２０２が７から０にもど
るたびに次の７ビツトカウンター２０３がカウントアツ
プする。７ビツトカウンター２０３も０から１２７まで
の１２８を数える。

第９図、第１０図の説明にはカウンターの都合上アドレ
スを０から始めているが、今までの説明でのアドレス番
地の表現から１を減じて考えても何等不合理はないので
ここでｈｏからの説明′を行う。

上記のようにバイト単位のクロックによりそれぞれのカ
ウンターは順次カウントアツプしてゆくが。

これらのカウンターの出力は１７本あり、記憶素子とし
て１６にビットの容量を考えているので記憶素子には１
４本必要で″あり、残り３本は８ケの切替信号として使
用できる。つまり、２りの７ビツトカウンターの出力の
合計１４本を記憶素子へ与え、３ビツトカウンターの出
力３本を切替信号として使用する。そして、２りの７ビ
ツトカウンターのそれぞれの出力線７本を１４本のアド
レス信号として使用する場合に７ビットカウンター２０
１の出カフ本を下位の７ビツトとし、７ビツトカウンタ
ー２０３の出カフ本を上位の７本とする。実際のアドレ
ス番地番号は１０ｍ数で表すと、（上位７ビツトの値）
×１２８＋（下位７ビツト）となる。第９図の表にはこ
の上位及び下位と切替信号との関連を示している。第８
図と第９図とを参照して記憶時の動作を説明する。

記憶に当り、メモリーボードは記憶動作に入るためにコ
ントロール入力６８に含まれている記憶指令を受け、第
８図のメモリーボードは記憶動作に入るべく第８図Ｃ図
に示す切替器６３はＸ側に切替られる。即ち、第８図ａ
図に示すそれぞれの記憶素子は横列動作が可能な状態に
なる。横列のどの列を記憶可能状態にするのかは、第９
図の列切替信号２０６が第８図ａ図のコントロール入力
５８に含まれているのでこの切替信号２０６により決定
される。第９図でのアドレス番地出力２０４は第８図の
アドレス人力５７として入力され、６４ケの各記憶素子
に同時に与えられている。この状態で記憶すべき最初の
８ビツトのパラレル信号（第１走査ラインの第１から８
ビツト目）が入力されたと仮定する。この時、第９図の
各カウンターの数値は第９図表の最上段に示すように列
切替信号２０５が０．アドレス番地出力２０４が０であ
るから第８図ａ図の０列が選択され０列のみが記憶可能
となり、この時アドレス番地出力２０４が０であるから
、０列の記憶素子０ム、ＯＢ。

ｏｃ　、ＯＤ　、ｏＢ　、ｏＦ　、ｏＧ　、ｏＨのアド
レス０番地（第６図ではアドレス１番地）に与えられた
８ビツトが各々記憶される。次のバイトでは第９図のア
ドレス番地出力２０４が１で、列切替信号２０６が０で
あるから同じく、０列の記憶素子のアドレス１番地に記
憶される。以下同様にして１２８バイト目まで（アドレ
ス番地では１２７番地まで）記憶して第１走査ラインの
記憶が終了する。同様に第２走査ラインの最初のバイト
（１２９バイト目）では列切替信号２０５が１となるの
で第８図ａ図１列の記憶素子が選択され、１ム。

１Ｂ、１ｅ、１Ｄ、・・、・・・・１Ｈの記憶素子に記
憶され、以下順次同様に記憶されて第２走査ラインの記
憶が終了する。以下同様に１２８バイト毎に列切替信号
２０６が変化し、７列の記憶素子が選択され記憶が終了
して第８走査ライン目までの信号が記憶される。この時
点で、第９図の列切替信号２０５Ｈ７を示し、アドレス
番地２０４の下位７ビツトは１２７を示している。この
次のバイトクロックタイミングでは７ビツトカウンター
２０１は０に戻り、３ビツトカウンター２０２も０に戻
り、７ビツトカウンター２ｏ３１ｒｉカウントアツプさ
れて１になる。これに従いアドレス番地２０４の上位に
１が立って、アドレス番地１ｄ１２８（＝ＩＸ１２８＋
Ｏ）を示し、第８図の記憶素子に与えられるアドレス番
地は１２８となって、第９走査ラインから第１６走査ラ
インまでの８ライン分の信号は各記憶素子のアドレス番
地１２８から２６５までに記憶される。以下同様に８ラ
イン毎に第９図のアドレス番地２０４の上位がカウント
アツプされるので第８図の各記憶素子のアドレス番地が
１２８ずつ増加し記憶される。このように順次記憶され
てゆき、アドレス番地上位が１２７、下位が１２７にな
って、かつ列切替信号２０５が７になった時が最終走査
ラインの最終バイト（１ｏ１７から１０２４ビツト目）
であり、とれを記憶して一頁の総ての信号の記憶が終了
し、記憶された記憶素子上の状態は第６図に示した記憶
パターンと同様になる。但し、先にも説明したようにア
ドレス番地については第５図上の番地から１を減じたも
のと読み替える。

次に読出し動作について説明を行う。

読出し時については先に述べたように記憶素子の読出し
順序が異なるのでアドレス番地を作成するカウンターの
構成が異なる事になる。第１０図に読出し時におけるア
ドレス番地作成用カウンターの構成を示すブロック図を
掲げる。第１０図における番号は第９図における番号と
同一のものを表すが２ケの７ビツトカウンターの内２ｏ
１のカウンターはダウンカウンタ−で１２７から０の方
向にカウントダウンするカウンターである。３ビツトカ
ウンター２０２については第９図と同じく。

から７までのカウンターである。第９図と第１゜図との
相違点はアドレス番地２０４を与える上位・下位の順序
が逆である点にある。即ち７ビツトカウンター２ｏ１の
出カフ本を上位とし、７ビツトカウンター２０３の出カ
フ本を下位とする。この変更によってアドレス番地は第
１０図の表のごとくかわる。このようにアドレス番地を
与えるカウンターの構成を変更して続出し時における動
作について第８図と第１０図を使用して説明をおこなう
。読出しにあたり、読出し動作指令により第８図Ｃ図に
示す切替器６３がｙ側に切り替り、６４ケの記憶素子が
縦列８ケずつの動作が可能となる。

即ち切替器５３により、ａ図の記憶素子はｏＡ。

１Ａ、２ム、３ム、４Ａ、５Ａ、６ム、７ムΩ８りが同
時に動作し、同じようにＯＢ、・・・・・・７Ｂの８　
り、　ＯＣ，−−−−−・７　Ｃのｓヶ、Ｄ、ｌｒ、Ｆ
、Ｇ。

Ｈのそれぞれの８りずつが同時に動作するように切り替
る。そして列切替信号２０５からの列選択もＡ列からＨ
列までのどれかを選情するという縦列選択になる。この
状態から読出し動作が開始されるが、この時、第１０図
のそれぞれのカウンターの値は７ビツトカウンター２０
１Ｆｉ１２７．３ビツトカウンター２０２は０．７ビツ
トカウンター２０３は０となっている。従って１列切替
は０を、アドレス番地は１６２５６（＝１２７Ｘ１２８
＋０）を表している。これを第８図で見ると１列切替が
０であるからム列（０ム、１ム、２ム。

３ム、４ム、５ム、６ム、７ム）が選択されている事に
なり、アドレス番地は１６２５６が与えられている。ア
ドレス番地１６２５６にはどんな信号が入っているのか
を知るには第５図を参照すれば分る。即ち、この場合ア
ドレス番地１６２５６（第６図では１６２５７）には１
人の記憶素子には第１０１７走査ラインの１ビツト目％
　２人には第１０１８走査ラインの１ビット目、３ムに
は第１０１９走査ラインの１ビット目、と言うように１
ム、２ム、３ム、４ム、６ム、６ム、７ム。

８ムには１ｏ１７走査ラインから１０２４走査ラインま
での各走査ラインの１ビツト目の信号が格納されている
。これを第８図にあてはめると、上−記の１ム、２ム、
３ム、４ム、５ム、６ム、７ム。

８Ａを□ｉ、１ム、２ム、３ム、４ム、６ム。

６ム、７ムと置き替えてみるだけでよい力１ら、結局第
８図の読出し出力０．１．２，３，４，５゜６．７．に
はそれぞれ第１０１７．１０１８゜１０１９．１０２０
，１０２１．１０２２゜１０２３．１０２４走査ライン
の１ビツト目が出力される。なお、バイト内でのビット
順序は番号とは反転しているが、これは各ビットの取り
出し方を変えるだけであり本質的な問題ではない。この
ような状態で次のバイトクロックが入ってぐると、第１
０図の７ビツトカウンター２０１が一つカウントダウン
し、１２６七々る。これはアドレス番地が１ｅ１２８（
１２６Ｘ１２８＋Ｏ）となる事を意味し、第５図にあて
はめてみると第１００９から１０１６走査ラインの第１
ビツト目を読み出す事に相当する。以下同様にアドレス
番地が１２８７つ減じて記憶素子に与えられ、１２８バ
イト目ではアドレス番地は０となって第１走査ラインか
ら第８走査ラインの１ビツト目ばかりの８ピツト（バイ
ト）を読出して縦走査として読出した第１走査ラインが
終了する。次のノ（イトクロックにより第１０図の３ビ
ツトカウンター２０２は１にカウントアツプされ、７ビ
ツトカウンター２０１は０に戻る為、第８図の列切替が
Ｂ列に切替られ、縦走査した第２走査ラインの読出しが
行われ、以下順次入力されるバイトクロックにより第６
図からも分るように元の横走査各ラインでの２ビツト目
ばかりが読み出され第２走食ラインの読出しが終了する
。以下同様に順次バイトクロック１２８毎に読出し列が
かわり、Ｈ列までの横走査ラインの第８ビツト目までの
信号を読出して第８縦走査ライン読出しが終る。その次
には第１０図の７ビツトアツプカウンター２０３がカウ
ントアツプされて１になり、この時７ビツトカウンター
２ｏ１は１２７．３ビツトカウンター２０２は０になる
ので列選択はム列がえらばれ、アドレス番地は１５２５
７（＝１２７Ｘ１２８＋１　）となって横走査ラインの
９ビツト目を読み出す事になる。以下同じ様に１２８バ
イト毎に読出し列が替り、Ｈ列迄続出して次の８ライン
が終了し、更にこれを繰り返し、第１０図の７ビツトカ
ウンター２０３が１２７．３ピツトカウンター２ｏ２が
７．７ビツトカウンター２０１が０になって、横走査第
１ラインから第８ラインの１０２４ビツト目を読出して
一頁の横走査した信号を縦走査１０２４ラインに変換し
終る。

以上のように本発明は文字や図形を横走査したビットパ
ラレル・バイトシリアルのノシターン信号をパラレル読
出し時に楽になる形に一旦記憶し。

読み出し時に書込み時とは異なる順序で読み出す事によ
り、接縦変換した信号が直接パラレルで得られる所に特
徴があり、また読出しアドレス及び書込みアドレスを作
成するカウンターの構成も基本的には大幅な変更を伴わ
ず、それぞれの７ビツトカウンターの出力線７本の入換
えにより目的が達成され、実際の構成上１回路が複雑に
はならない。本発明で［１０２４ピツ）Ｘ１０２４ビツ
トの画面を考えたが、一般的に！ｆｉ、ｎｘｎの記憶素
子構成を採るメモリーボードを考える時、タテ及びヨコ
のビット数（画素数）が（ｎｘｎ）の整数倍であれば本
発明を実施することが可能であり、必ずしもヨコ、とタ
テとのビット数が同じである必要はない。此の場合、記
憶素子に与えるアドレス番地を作成するカウンター構成
は若干複雑になる事は否めない。また本発明は動かす事
のできないディスプレイ装置を対象として説明したが／
・−トコピー装置等で正方形でない紙に縦若しくは横に
書く場合にも適用できる。

【図面の簡単な説明】

第１図はディスプレイ装置に文書等を表示した様子を示
す図、第２図は文書等のディスプ゛レイシステムの概略
構成を示す図、第３図は原稿に対する走査方法を示す図
、第４図は第３図の方法により読み出した信号を表す図
、第６図は本発明による画信号変換方式を実現する場合
の記憶した信号のメモリー上のパターンを表す図、第６
図は記憶した信号の記憶素子上のパターンを表す図、第
゛７図は縦走査した時に必要とされる信号を示す図。第８図は本発明の実施例の記憶方法を実現する回り成を
示す図、第９図は実施例における記憶時のアドレス作成
のための構成を示す図、第１０図は実施例における読み
出し時のアドレス作成のための構成を示す図である。１０・・・・・・原稿、１１・・・・・・光学系、１２
・・・・・・七ンサおよびその付属回路、１３・・・・
・・メモリ、１４・・・・・・陰極線管ディスプレイ装
置、５３・・・・・・切替器。５４・・・・・・記憶素子、２０１．２０３・・・・・
・７ビツトカウンタ、２０２・・・・・・３ビツトカウ
ンタ、２００・・・・・・バイトクロック入力、２０４
・・・・・・アドレス番地出力、２０６・・・・・・列
切替信号。

Claims

【特許請求の範囲】１ピツ）ＸＭワードの記憶容量を持つ記憶素子をＮｘＮ
ケのマトリックス状に配列し、マトリックスの縦と横列
の選択を行う第１の選択信号と。列内のＮケから１つを選択する第２の選択信号を得て、
Ｎビットのパラレル信号を順次記憶する時には、横列毎
にそれぞれの列に属するにヶの記憶素子が同時に上記パ
ラレル信号を記憶でき、読出し時には、縦列毎にそれぞ
れの列に属するＮヶの記憶素子が同時にＮビットの読出
し動作ができるメモリーボードを使用して、文字や図形
を横走査して得られるパターン信号をＮビットのパラレ
ル信号に変換したパターン信号を上記メモリーボードに
記憶し、読み出す時には、上記文字や図形を縦走査した
信号になるように読出しアドレスを指定してＮビットの
パラレル信号を得ることを特徴とする画信号変換方式。