JPS58134356A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS58134356A JPS58134356A JP57017301A JP1730182A JPS58134356A JP S58134356 A JPS58134356 A JP S58134356A JP 57017301 A JP57017301 A JP 57017301A JP 1730182 A JP1730182 A JP 1730182A JP S58134356 A JPS58134356 A JP S58134356A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- clock
- control signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電卓用ＬＳＩ（大規模集積回路）轡のように
演算回路および電源分割回路を有する集積回路に関する
。
演算回路および電源分割回路を有する集積回路に関する
。
集積ａ路、たとえば電卓用ＬＳＩにおいては、高集積化
だけでなく、特に演算回路の高速度化および液晶表示駆
動回路等の低消費電力化が強く要求されている。
だけでなく、特に演算回路の高速度化および液晶表示駆
動回路等の低消費電力化が強く要求されている。
上述した高速度化および低消費電力化の要求を個々に解
決する技術はよく知られているが、これらの要求を共に
満たす集積回路の５ｊ！現が賃會れている。
決する技術はよく知られているが、これらの要求を共に
満たす集積回路の５ｊ！現が賃會れている。
本発明は上記の事情に鑑みてなされたもので、演算速度
の高速化および低消費電力化が同時に可能となる集積回
路を提供するものである。
の高速化および低消費電力化が同時に可能となる集積回
路を提供するものである。
すなわち本発明は、演算回路の演算期間には電源分割回
路の電流をカットオフさせる上回時に周波数逓倍回路の
逓倍動作により基本クロックを逓倍して得た＾遮りロッ
クを用いて高速演算を行なわせ、前記演算回路の非演算
期間番ζは電源分割口＃１１を動作させると同時に前記
周波数逓倍回路の逓倍動作を停止させるように制御する
ものである。したがって、演算速度の高速化および低消
費電力化の要求を共に満足する。
路の電流をカットオフさせる上回時に周波数逓倍回路の
逓倍動作により基本クロックを逓倍して得た＾遮りロッ
クを用いて高速演算を行なわせ、前記演算回路の非演算
期間番ζは電源分割口＃１１を動作させると同時に前記
周波数逓倍回路の逓倍動作を停止させるように制御する
ものである。したがって、演算速度の高速化および低消
費電力化の要求を共に満足する。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。＃Ｉ１図は集積回路の一部を示すもので、１１はク
ロック発振器、ｉｊは演算回路、１３は液晶表示駆動回
路、１４は制御回路である。１ｓは周波数逓倍回路であ
り、上記クロック発振＠ＪＪから周波数Ｆの基本タロツ
クパルスが入力されると共に上記制御回路１４から制御
信号Ａが与えられ、この制御信号Ａの論理レベルがたと
えば１０″の場合Ｃζは基本クロック入力をそのｉｔの
周波数Ｆで導出し、逆曇こ制御信号の一部レベルがす１
の場合には基本クロック入力をたとえば２逓倍して周波
数が２１・□ ｙの高速クロックパルスを発生するものである。
る。＃Ｉ１図は集積回路の一部を示すもので、１１はク
ロック発振器、ｉｊは演算回路、１３は液晶表示駆動回
路、１４は制御回路である。１ｓは周波数逓倍回路であ
り、上記クロック発振＠ＪＪから周波数Ｆの基本タロツ
クパルスが入力されると共に上記制御回路１４から制御
信号Ａが与えられ、この制御信号Ａの論理レベルがたと
えば１０″の場合Ｃζは基本クロック入力をそのｉｔの
周波数Ｆで導出し、逆曇こ制御信号の一部レベルがす１
の場合には基本クロック入力をたとえば２逓倍して周波
数が２１・□ ｙの高速クロックパルスを発生するものである。
この周波数逓倍回路１５の出力クロックは前記ｙＬ算回
ｌ＆＆１ｊの動作クロック入力となる。この演算回路１
ｊは、前記制御信号ムが論理＠０＃レベルのとき、すな
わち動作クロックとして基本タロツクが入力するときは
非演算期間であり、制御信号ムが鍮ｌｌ′″１２レベル
のとき、すなわち動作クロックとして高速クロックが入
力すると奮は演算期間である。
ｌ＆＆１ｊの動作クロック入力となる。この演算回路１
ｊは、前記制御信号ムが論理＠０＃レベルのとき、すな
わち動作クロックとして基本タロツクが入力するときは
非演算期間であり、制御信号ムが鍮ｌｌ′″１２レベル
のとき、すなわち動作クロックとして高速クロックが入
力すると奮は演算期間である。
一方、１−は電源分割回路であり、前記制御回路から制
御信号Ｂが与えられ、この制御信号Ｂが１０ルベル（表
示期間）のときは１源ＶＤＤとｖＩｌ＃との間の電圧を
たとえば４等分して得た３種の分割電圧Ｖｓ 、ｖ、
＊Ｖ１ （ｖ、＞Ｖ、＞Ｖ、）を発生し、制御信号Ｂが
＠１”４、レベル（非表示期間）のときは上記分割電圧
を発生しない。そして、前記液晶表示駆動回路７ｊは、
上記電源分割回路１−から与えられる分割電圧を用いて
表示期間に液晶表示素子（図示せン、− ず）を表示駆動するために必要な駆動波形を発生する。
御信号Ｂが与えられ、この制御信号Ｂが１０ルベル（表
示期間）のときは１源ＶＤＤとｖＩｌ＃との間の電圧を
たとえば４等分して得た３種の分割電圧Ｖｓ 、ｖ、
＊Ｖ１ （ｖ、＞Ｖ、＞Ｖ、）を発生し、制御信号Ｂが
＠１”４、レベル（非表示期間）のときは上記分割電圧
を発生しない。そして、前記液晶表示駆動回路７ｊは、
上記電源分割回路１−から与えられる分割電圧を用いて
表示期間に液晶表示素子（図示せン、− ず）を表示駆動するために必要な駆動波形を発生する。
ところで、前配周波数遁倍回路はたとえば第２図（１）
に示すように構成されている。すなわち、基本クロック
入力はナンド回路２１、アンド回路２２およびノア回路
２３の各一方入力となり、上記ナンド回路２１の他方入
力として制御信号ムが導かれる。このナンド回路２１の
出力は、インバータ回路ｊ４ｉｄよび遅延回路（たとえ
ば抵抗、コンデンサよりなる）２５を直列に介したのち
インバータ回路ｊ６に導かれる。このインバータ回路２
６の出力は前記アンド回路２２およびノア回路２３の各
他方入力となる。そして、このアンド回路２オおよびノ
ア回路２Ｊの出力はノア回路１１に導かれ、このノア回
路２１の出力はインバータ回路２８を介してクロック出
力として導出される。
に示すように構成されている。すなわち、基本クロック
入力はナンド回路２１、アンド回路２２およびノア回路
２３の各一方入力となり、上記ナンド回路２１の他方入
力として制御信号ムが導かれる。このナンド回路２１の
出力は、インバータ回路ｊ４ｉｄよび遅延回路（たとえ
ば抵抗、コンデンサよりなる）２５を直列に介したのち
インバータ回路ｊ６に導かれる。このインバータ回路２
６の出力は前記アンド回路２２およびノア回路２３の各
他方入力となる。そして、このアンド回路２オおよびノ
ア回路２Ｊの出力はノア回路１１に導かれ、このノア回
路２１の出力はインバータ回路２８を介してクロック出
力として導出される。
而していま、制御信号ムおよび基本クロック入力がたと
えば第２図（ｂ）に示すように与えられるものとすれば
、制御信号ムが＠０′の場合にはナンド回路２１の出力
が１１１、インバータ回路２４の出力が１０”、インバ
ータ回路２６の出力が＠１１、ノア回路２Ｊの出力は＠
０′になる。そして、アンド回路２２、ノア回路ｓｒ′
およびインバータ回路２８の出力は基本タロツク入力の
＠ｉｌｌ、＠Ｑ”に応じて（”１’。
えば第２図（ｂ）に示すように与えられるものとすれば
、制御信号ムが＠０′の場合にはナンド回路２１の出力
が１１１、インバータ回路２４の出力が１０”、インバ
ータ回路２６の出力が＠１１、ノア回路２Ｊの出力は＠
０′になる。そして、アンド回路２２、ノア回路ｓｒ′
およびインバータ回路２８の出力は基本タロツク入力の
＠ｉｌｌ、＠Ｑ”に応じて（”１’。
１６ｍ）、（＠ｏ″、”ｔ’）、（”１’。
１０′）となり、基本タロツク入力と同じ周波数Ｆのク
ロック出力が得られる。
ロック出力が得られる。
これに対して、制御偏量ムが＠１１の場合には、基本ク
ロック入力の１１１ ＠ ＯＪｌに応じてナンド回路２
！の出力およびインバータ回路ｊ４の出力が（＠Ｏ”、
”１”） ’ｅ （” １ ’ 。
ロック入力の１１１ ＠ ＯＪｌに応じてナンド回路２
！の出力およびインバータ回路ｊ４の出力が（＠Ｏ”、
”１”） ’ｅ （” １ ’ 。
１０”）となり、このインバータ回路２４の出力は遅延
回路１５により遅延されたのちインバータ回路ＸＺによ
り反転される。したがって、ノア回路１１、アンド回路
２１、ノア回ｙ、ｚｙ、インバータ回路１ｍの出力はそ
れぞれ図示の如くなり、基本クロック入力が２逓倍され
たクロック出力が得られる。
回路１５により遅延されたのちインバータ回路ＸＺによ
り反転される。したがって、ノア回路１１、アンド回路
２１、ノア回ｙ、ｚｙ、インバータ回路１ｍの出力はそ
れぞれ図示の如くなり、基本クロック入力が２逓倍され
たクロック出力が得られる。
ｔた、前“配電―分割回絡１６はたとえば纂３図に示す
ように構成されている。すなわち、たトＬ ｊｆ Ｎチ
ャンネルのエンハンスメント形ＭＯ８トランジスタＪＪ
のドレインが電１１１１１ ＶＤＤに績絖され、ゲート
に制御信号Ｂが印加され、ソースが抵抗Ｒ８−４測置列
に介して接地されて成る。
ように構成されている。すなわち、たトＬ ｊｆ Ｎチ
ャンネルのエンハンスメント形ＭＯ８トランジスタＪＪ
のドレインが電１１１１１ ＶＤＤに績絖され、ゲート
に制御信号Ｂが印加され、ソースが抵抗Ｒ８−４測置列
に介して接地されて成る。
したがって、制御信号Ｂが＠０”レベル（ＶＤＤ電位）
のとき（表示期間）にはトランジスタＪ１がオンし、４
個の抵抗凡の各接続点から分ｖ ＠ （＝４ ＶＤＤ
）が得られる。これに対して、制御信号すが１１″レ
ベル（接地電位）のとき（非表示期間）にはトランジス
タ３１がオフになりＶＢ 、ＶＢ 、ＶＢは全てｖｓ
ａ（ａＮＤ）１、ｅｖｅｌとなり、上記各分割出力は得
られなくなる。
のとき（表示期間）にはトランジスタＪ１がオンし、４
個の抵抗凡の各接続点から分ｖ ＠ （＝４ ＶＤＤ
）が得られる。これに対して、制御信号すが１１″レ
ベル（接地電位）のとき（非表示期間）にはトランジス
タ３１がオフになりＶＢ 、ＶＢ 、ＶＢは全てｖｓ
ａ（ａＮＤ）１、ｅｖｅｌとなり、上記各分割出力は得
られなくなる。
上述したような構成を有する第１図の集積回路において
１才、演算回路１２の演算期間には周波数逓倍回路１５
の遥倍動６により基本クロッ、′ りを２逓倍して高速クロック゛を発生させ、この、゛）
１・ 高速クロックを用いて高速演算を行なわせる。
１才、演算回路１２の演算期間には周波数逓倍回路１５
の遥倍動６により基本クロッ、′ りを２逓倍して高速クロック゛を発生させ、この、゛）
１・ 高速クロックを用いて高速演算を行なわせる。
そして、この演算期間は１涼分割回路１ｅの電流をカン
トオフし、表示駆動回路１３による表示駆動を行なわせ
ない。このため、高速演算および消費電力の低減が可能
となっている。
トオフし、表示駆動回路１３による表示駆動を行なわせ
ない。このため、高速演算および消費電力の低減が可能
となっている。
一方、演算回路１２の非演算期間には、電源分割回路１
６から分割出力を発生させ、表示駆動回路１１により液
晶表示器を表示駆動させる。
６から分割出力を発生させ、表示駆動回路１１により液
晶表示器を表示駆動させる。
また、この期間は逓倍回路１ｊの出力クロックは基本タ
ロツクであり、逓倍回路１５の消費電力は前記高速クロ
ックを発生する場合に比べて消費電力が少なくなってい
る。
ロツクであり、逓倍回路１５の消費電力は前記高速クロ
ックを発生する場合に比べて消費電力が少なくなってい
る。
な２、上記実施例における制御信号Ａ、Ｂは、別々の信
号あるいは共通の信号のいずれであってもよい。
号あるいは共通の信号のいずれであってもよい。
上述したように本発明の集積回路によれば、演算回路の
動作クロックの周波数および電源分割回路の電源分割動
作を同時に制御することによって、演算速度訊高速化お
よび低消費電力化１“： の要求を共に満足す゛（ることができ、各種製品、特に
電卓用に好適である・
動作クロックの周波数および電源分割回路の電源分割動
作を同時に制御することによって、演算速度訊高速化お
よび低消費電力化１“： の要求を共に満足す゛（ることができ、各種製品、特に
電卓用に好適である・
第１図は本発明に係る集積回路の一実施例を示すブロッ
ク図、第２図（ａｌは第１図の周波数逓倍回路の一例を
示す回路図、第２図９））は同図（ａ、）の動作を示す
タイミング図、第３図は第１図の電源分割回路の一例を
示す回路図である。 １２・・・演算回路、１４・・・制御回路、１５・・・
周波数逓倍回路、１６・・・電源分割回路。 出願人代理人 弁理士 鈴 江 武 彦第１ＷＩ 箪３■ ｓｓ
ク図、第２図（ａｌは第１図の周波数逓倍回路の一例を
示す回路図、第２図９））は同図（ａ、）の動作を示す
タイミング図、第３図は第１図の電源分割回路の一例を
示す回路図である。 １２・・・演算回路、１４・・・制御回路、１５・・・
周波数逓倍回路、１６・・・電源分割回路。 出願人代理人 弁理士 鈴 江 武 彦第１ＷＩ 箪３■ ｓｓ
Claims (1)
- 演算回路および所定の電源分割出力を生成するための電
源分割回路を備えた集積回路において、前記演算回路の
演算期間に基本クロックを周波数逓倍して上記演算回路
へ動作クロックとして供給する周波数逓倍回路と、この
周波数逓倍回路へ上記動作のための制御信号を供給する
と共に前記電源分割回路へ制御信号を供給して前記演算
期間に上記電源分割回路の電流をカットオフ制御する制
御回路とを具備することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017301A JPS58134356A (ja) | 1982-02-05 | 1982-02-05 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017301A JPS58134356A (ja) | 1982-02-05 | 1982-02-05 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58134356A true JPS58134356A (ja) | 1983-08-10 |
Family
ID=11940176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017301A Pending JPS58134356A (ja) | 1982-02-05 | 1982-02-05 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134356A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151622A (ja) * | 1982-03-05 | 1983-09-08 | Fujitsu Ltd | マイクロプロセツサ |
| JPS5988738U (ja) * | 1982-11-30 | 1984-06-15 | ソニー株式会社 | マイクロコンピユ−タのクロツク信号発生回路 |
| JPS63268015A (ja) * | 1987-04-25 | 1988-11-04 | Canon Inc | コンピユ−タ−のための電源及び駆動回路 |
| JPH01134517A (ja) * | 1987-11-20 | 1989-05-26 | Fujitsu Ltd | クロックド半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913066U (ja) * | 1972-05-11 | 1974-02-04 |
-
1982
- 1982-02-05 JP JP57017301A patent/JPS58134356A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913066U (ja) * | 1972-05-11 | 1974-02-04 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151622A (ja) * | 1982-03-05 | 1983-09-08 | Fujitsu Ltd | マイクロプロセツサ |
| JPS5988738U (ja) * | 1982-11-30 | 1984-06-15 | ソニー株式会社 | マイクロコンピユ−タのクロツク信号発生回路 |
| JPS63268015A (ja) * | 1987-04-25 | 1988-11-04 | Canon Inc | コンピユ−タ−のための電源及び駆動回路 |
| JPH01134517A (ja) * | 1987-11-20 | 1989-05-26 | Fujitsu Ltd | クロックド半導体集積回路 |
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