JPS58134409A - 回路素子 - Google Patents

回路素子

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Publication number
JPS58134409A
JPS58134409A JP1670482A JP1670482A JPS58134409A JP S58134409 A JPS58134409 A JP S58134409A JP 1670482 A JP1670482 A JP 1670482A JP 1670482 A JP1670482 A JP 1670482A JP S58134409 A JPS58134409 A JP S58134409A
Authority
JP
Japan
Prior art keywords
metallized layer
circuit element
ferrite chip
shape
ferrite
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1670482A
Other languages
English (en)
Inventor
Yasuichi Ikeda
池田 保一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS58134409A publication Critical patent/JPS58134409A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type
    • H01F17/0006Printed inductances
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type
    • H01F17/0006Printed inductances
    • H01F2017/0066Printed inductances with a magnetic layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、高周波混成集積回路において、チョークコ
イル素子として用いられる回路素子の改良に関するもの
である。
従来より、高周波場−用の混成集積回路においては、信
号増幅能動素子にIItlL電源な供給するためには、
それらの間に例えば第1凶に示すように、フェライトコ
ア11に導線12’に逃したチョークフィルすなわちフ
ェライト菓子1oが不可欠なものであった。この場合、
取り付ける基板1がセラミックで形成されている時はこ
のフェライト素子100落状かられかるように、その取
り付は方法トシては、基板1に形成したメタライズ層2
に形状の不安定さからリフ2−炉などでははんだ付けで
きないので、はんだゴテではんだ3により作業せざるt
得ないため、作業時間上大きな間離があった。また、こ
のフェライト菓子10の成形も数量が多くなった場合、
形状のバラツキが大きくなり、特性上や、信幀性上から
多くの間離があった。
この発明は、以上の点にかんがみてなされたものである
。以下この発明についてaIjlする。
882図はこの発明の一実施例な示すもので、第3図に
第2図のA−A’−による断函図を示す。纂2a!II
、JIg3図において、21は矩形状のフェライトチッ
プ、このフェライトチップ210表面はメタライズ層2
2が施され回路素子20t−構成している。このメタラ
イズ層224片面でもよいが、作業上、フェライトチッ
プ21に最表の方向性な持たさないためには全面メタラ
イズ層を設けてもよい。また、このフェライトチップ2
1の形状およびメタライズの形状と厚みは、所望する電
気骨性を得られるように設計すれはよい。
以上説明したように、この発明は矩形状のフェライトチ
ップの表面にメタライズ層ン施して−路素子ヶ構成した
ので、チョークコイル素子用部品の供給が安定化し、取
り付は作業の合理化が計すれ、大幅なコストダウンが実
現できる利点がある。
【図面の簡単な説明】
第1図は従来リフエライト素子での取付は状態を示す斜
視図、第2図はこの発明の一実施g4Y示イ斜視図、第
3図を工#!2図のA−A’線による断面図である。 図中、1は基板、2&!メタライズ層、3ははんだ、2
01工回路素子、21はフェライトチップ、22はメタ
ライズ層である。なお、図中の同一符号は同一または相
当部分を示す。 代理人 為野信−(外1名) □□1′:1.。 第1図 第2図 °□、第3図 11゜

Claims (1)

    【特許請求の範囲】
  1. 矩形状のフェライトチップの表面に、メタライズ層を施
    したことtt#黴とする@踏素子。
JP1670482A 1982-02-03 1982-02-03 回路素子 Pending JPS58134409A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0690460A1 (en) * 1994-06-30 1996-01-03 Plessey Semiconductors Limited Multi-chip module inductor structures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0690460A1 (en) * 1994-06-30 1996-01-03 Plessey Semiconductors Limited Multi-chip module inductor structures
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