JPS58137366A - 同期信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は同期信号発生器、特に入力同期信号に同期する
クロック信号および制御パルス信号管発生する同期信号
発生器に関する。

複数の信号を時分割多電化した信号やテレビジ曹ン信号
は、遡當その中に榎数棟の同期信号を含む信号である。

このような信号にディジタル処理管施す場合には、それ
に含まれる同期信号に位相同期する標本化クロック信号
を発生させ、さらに標本化クロ、り信号を基準として各
種の制御パルス信号を発生させる同期信号発生器が必要
になる。

たとえば、カラーテレビジ、ン信号には、垂直同期信号
、水平同期信号、フレーム同期信号および副搬送波信号
の４極の同期信号が含まれている。

カラーテレビジ、ン信号をディジタル処理する場合には
、まず副搬送波信号に位相同期する標本化クロック信号
を発生させ、これ全所定の比で分局させることにより標
本化クロック信号を基準として所定のパターンをもつ制
御パルス信号を発生させる同期信号発生器か用いられて
いる。なお、副搬送波信号が位相同期の基準信号として
用いられるのは、周波数が尚〈位相ｔＰＶ報を多く含ん
でおり尚い位相安定Ｉｆ、を得やすいからである。

第１因は従来の同期信号発生器ケ示すプロ、り図である
。同図には、標準方式のカラーテレビジーン信号（以下
ＣＴＶ１ｇ号と略記する）に含まれる同期１８号から、
ディジタル処理のための標本化クロ、り信号および各池
制両パルス信号を発生させる場合を例示する。入力Ｓ／
ｆＡｌからはＣＴＶ傷号に含まれているバースト状の信
号から再生した副素送仮信号（以下ＳＣ信号と略記する
）か入力されて、カウンタ５に送られる。入力端２およ
び３からは、それぞれＣＴＶ信号刀）ら抽出した水平向
Ｍ信号（以下Ｈ８信号と略記する）および垂直同期信号
（以下ｖＳ信号と略記する）が入力される。

カウンタ５は分周カウンタであり、ＳＣ信号をｌ／４５
５に分周しＨ８＠号の２＋ｆ５の周期をもつ信号を発生
して位相固定ループ（以下ＰＬＬと略記する）６に送出
する。ＰＬＬ６の位相比較器ｌＯは、カウンタ５から送
られてくる信号とカウンタ１２から送られてくる信号と
の位相差に比例する′電圧の位相差信号を発振回路１１
へ送る１発振回路１１は低域フィルタおよび電圧制御発
振器（それぞれＬＰＦおよびｖＣＯと略記する）からな
り、ＬＰＦで平滑化された位相差信号をＶＣＯＫ印加す
ることにより、カウンタ５から送られてくる信号に位相
同期する標本化クロック信号ｔ−ｖｃｏから発生させて
出力端４から送出するとともにカウンタ１２およびパル
ス発生回路７へ送る。カウンタ１２は分周カウンタであ
り、発振回路１１のｖＣＯから送られてくる標本化クロ
ヴク信号を分周して位相比較器ｌＯへ送出する。なお、
カラン４ｉ５の分筒比はカウンタ５の送出信号の周期が
標本化クロ。

り信号の周期のＭ倍（Ｍは自然数）となるよう予め定め
ておき、カウンタ１２の分周比１ｒ　ｌ　／　Ｍとして
カウンタ５および１２の送出１ｇ　＋ｊ′ｆ！−たがい
に周波数同期させる。パルス発生回路７は％標本化クロ
ック信号を基準としてＲ８ｇｇ号（あるいは■信号）に
位相同期したディジタル処理するために必要な制御パル
ス信号を発生する。パルス発生回路７０カウンタ１３は
標本化クロック信号をｆＩ８傷号と同じ周期のパルス信
号に分周するカウンタでめり、憚本化りロック傷号ｌｉ
ｔ叙した信号の各ピ、トヲ並列にしてタイミング信号と
して＠理（ロ）路１６へ送るとともに、分周したノ（ル
ス信号ｔカウンタ１５へ送出する。−理回路１６はカウ
ンタ１３から送られてくるタイミング信号に応答して。

水平主食期間において予め定めた）（ターンをもつ制御
パルス信号を発生して送出する。この場合に、１（Ｓ信
号によりカウンタ１３の計数結果をゼロにリセットする
ことにより、上記の制−〕くルス栖号をＨ８信号に位相
同期させる。カウンタ１５は、カウンタ１３から送られ
てくる分周ノ（ルス信号を受けて、ｖＳ信号と同じ周期
の）（ルス信号に分周するカウンタであり、にを数出力
の各ピットからなる１列のタイミング信号を１ｉｉｉ＠
埋回路１６へ送って垂直走査期間ごとの所定の制御）く
ルス傷号を発生させる。この垂直走査期間ごとの制御パ
ルス信号は水平走査期間ごとの制御パルス信号ととＳｌ
にディジタル処理装置へ送出される。

以上に説明した従来の同期信号発生器では、ＳＣ信号か
ら標本化クロック信号を発生させることにより位相安定
な標本化クロプク信号を得ることができ、さらにたとえ
ば入力するＨ８信号およびＳＣ信号の周期の比が前記の
如＜４５５／２にあっている正常な状態では、標本化ク
ロック信号を基準としたタイミングで予め定めたパター
ン？もつ制御パルス信号を発生することができ、これに
より所期のディジタル処理を正しく行なうことかできる
。

しかし入力信号の切替えや瞬断などによりＳＣ毎号およ
びＨ８信号に位相跳−を生じると、これに伴ってパルス
発生回路７から送出される制御ノ（ルス信号のパターン
がくずれて時間関係に乱れを生ずる。すなわち、正常な
状態では第１図におけるカウンタ１３の計数結果がゼロ
になったときＩＣＨ８信号のパルスがリセヴト入力とし
て印加されるから制御パルス信号のパターンがくずれる
ことＩ／ｉないが１Ｍ記のような異常な状態となったと
きにけカウンタ１３の計数結果がゼロでないときにＨ８
信号Ｏ”　″＄　′）ｚ＋　ｙ　ｈ入力として印加され
てカウンタ１３の計数結果を強制的にゼロにリセットす
るから、その直紡の水平走査期間における制御パルス信
号において一部分か欠格したシあるいは部分・な部分が
付加されて制御パルス信号のパターンがくずれる。この
ようにパターンがくずれた制御パルス信号を用いて所期
のディジタル処理を正しく実行することは不町仙であり
、特にカラーテレビジ、ン信号を帯域圧輛して符号化す
るディジタル処理装置では、入力信号に含まれている同
期信号に位相同期した標準化クロック信号およびそれを
基準として発生する制御パルス信号を用いて予測符号化
などのディジタル処理を行なっておυ、制御パルス信号
のパターンの乱れか符号化特性に大きく影響する。

以上説明したごとく、従来の同期信号発生器には、入力
信号の切替えや瞬断などにより同期信号に位相ｒＡＨＡ
１−生じたときに制御パルス信号のパターンが乱れると
いう問題点がある。

本発明の目的は、上記の問題点を解決し入力する同期信
号に位相統御を生じたときにも標本化クロリフ信号を基
準としたタイミングで所定のパターンを保ち所期のディ
ジタル処理を正しく行なう制御パルス信号を発生する同
期信号発生器を提供することにある。

本発明の信号発生＃は、第１および第２の同期信号を含
む仮数の入力同期信号を受信して、少なくとも前記第１
の同期信号を分周して第１の分周同期信号を発生する分
周回路を有し５ＩＩｉ前記第１の分局同期信号と該第１
の外周同期信号に周波数同期する第２の分周回期信号を
送出する分局手段と。

該分局手段から与えられる！ＩＩＩ記第１および纂２の
外周同期信号の位相差が予め定めた計容範囲をこえたと
きにはＩＩｌ］糺位相差位相差許容範囲内に収束させる
ための制御ｉＩＩ侶号を前記分局手段へ送り前記第１の
分局同期信号の位相を制御する制御手段と。

＠記、分局手段から与えられる一記紀１の分周同期信号
に位相同期しかつ予め足めたパターンをもつパルス信号
を送出する位相同期手段とを備えている。

仄に図ｌ１ｔＬＩケ奈照して不発＃４ｒ袢細に説明する
。

第２図および第３図は、本発明の一央鴎例を示すそれぞ
れブロダク図およびタイムチャートである。第２図には
、標準方式のＣＴＶ信号から抽出したＳＣ信号およびＨ
８侶号？覚伯して慄本化りロヅク信号およびそれを基準
として所定のパターンケもつ制御パルス信号管発生する
場合１示す。

入力端１から入力するＳＣ信号は禁止ゲート２９の入力
端へ送られ、入力端２から入力するｌ（Ｓ信号はカウン
タ２０へ送られる。禁止ゲート２９の埜止入力熾には位
相制御回路３０から送られてくる信号ｆが印加されてお
り％信号ｆがＬのときにはＳＣ信号がカウンタ５へ送ら
れ、また信号ｆかＨのときにはＳＣ信号のカウンタ５へ
の送出が禁止される。カウンタ５は、禁止ゲート２９か
ら送られてくるＳＣ匍号ｔ−１／４５５に分周した信号
ａ？ＰＬＬ２３へ送出するとともに、信号ａｔ−位相制
御回路３０へ送る。ＰＬＬ２３は、受信する信号ａに位
相同期する標本化クロ、り信号を出力端４から送出する
とともに、論理回路１４へ信号を送りて所定の制御パル
ス信号音発生させる。−万、カウンタ２ｏはＨ８信号ｋ
ｌ／ｚＫ分周した信号ｂｔ位相制御回路３ｏへ送出する
６位相ｆｉｌＪ　伽回路３０は、＠号ａおよびｂに朗わ
れるパルスの位相差が所定の軒谷限［をξえて大きくな
ると。

禁止ゲート２９へ送出する信号ｆにパルスを発生させて
ＳＣ信号をカウンタ５に送出するのｆ禁止することによ
り、信号ａおよびｂのパルスの位相差が許容限度以内と
なるように制御する。まず。

信号ａおよびｂは、それぞれ７リツプフロツプ（以下Ｆ
Ｆとｗｈ　記する）３１のセット入力端およびリセット
入力端に送られる。信号ａおよびｂのパルス間に位相差
が発生すると、ＦＦ３１は信号ａのパルスとと屯に立上
り信号すのパルスとともに立下るパルスｆ−信号Ｃとし
て、前縁検出器３２および禁止ゲート３５へ送る。前縁
検出器３２は、信号Ｃのパルスが立上るときにパルスを
発生して。

単安定マルチバイブレータ（以下ＭＭＶと略記する）３
３および３４へ）　１１ガ入力として送る。ＭＭＶ３３
および３４は、トリガ入力を受けてそれぞれ予め足めた
時間ｔ、および１．の暢のパルスを発生しておのおの信
号ｄおよびｅとして１禁止ゲート３５ｚ送る。時間ｔ、
は信号ａおよびｂのパルスの位相差の計容限度であり、
時間ｔ１は時間１１より大きくかつＰＬＬ、２３の引込
み範囲以内に定めである。禁止ゲート３５が送出する信
号ｆでは、ＦＦ３１から送られてくる信号Ｃのパルス暢
の時間ｔ０が時間ｔ、より大きいときには、信号Ｃのパ
ルスの立上りから時間ｔまたけ柱たときに立上って時間
ｔｓ　（ただし１．＝１．−１１）の１−ケもつパルス
か現われ、また信号Ｃのノ（ルス暢の時間ｔ４が時間ｔ
、よシ大きくかつ時間ｔ！より小さいときには、信号Ｃ
のパルスの立上シから時間ｔ、だけ経たときに立上？て
時間ｔｓ　（ただしｆｓ”ｔｔ　　ｔｔ）のｌ１１ｖＩ
をもつパルスが境われる。信号ａおよびｂのパルスが時
間１ｍ　より小さい時間ｔ、の位相差で境われたときに
は、信号ｆにはパルスが現われない、信号ｆにパルスが
現われると、禁止ゲート２９がＳＣ信号をカウンタ５に
送出するの管禁止して、これに伴って信号ａにパルスが
現われる時刻があとの方へずれて順欠に信号すのパルス
が現われる時刻に近付いてゆく。

このようにして位相制御回路３０は、信号ａおよびｂの
パルスの位相差が許容限ｉｔ−こえたときに。

再び許容限度以内の位相差に回復するよう制御して、カ
ウンタ５および２０の送出信号間の位相差が肝容値より
小さくなるよう制御する。

ＰＬＬ２３では、位相比較器１０がカウンタ５およびカ
ウンタ２７から送られてくる信号の間の位相差に比例す
る電圧の位相差信号を発掘回路１１へ送る１発振回路１
１は１位相差信号に応じて送出信号の位相を制御するこ
とにより、スイッチ回路２１から送られてくる信号に位
相同期する標本化クロ、り信号を発生して、出力端４か
ら送出するとともにカウンタ２７へ送る。カウンタ２７
は分周カウンタでその分局比は第１図の場合と同様に定
められており１発振回路１１から送られてくる標本化ク
ロック信号を分周して位相比較器１０へ送るとともに、
計数結果の信号の各ビットを並列にしてタイミング信号
として論理回路１４へ送る。論理回路１４は、第１図に
おける論理回路１６と四徐に、カウンタ２７から送られ
てくるタイミング信号に応答して所定のパターンヶもつ
制御パルス信号を発生して送出する。

第２図の同期信号発生器では１位相制御回路３０を設け
て、Ｈ８信号に位相跳−管生じたときにはＳＣ信号の分
崗信号の位相を１ｆｌｌＪ御してＳＣ信号およびＨ８信
号全位相同期させることによシ、標本化クロック信号お
よび制御パルス信号とＨ８信号との位相同期をとってい
る。従って、ｗ、１図に示す従来の同期信号発生器にお
いて論理回路１６ヘタイミング信号を送っているカウン
タ１３ｔ−Ｈ８信号のパルスで強制的にリセットするこ
とにより制御パルス信号とＭＳ信号との位相同期をとる
のと異なり、第２図の同期信号発生器ではＨ８個号の位
相纒繍に起因する制御パルス信号のパターンの乱れを生
じない。

以上に説明した実施例において、位相制御回路２２の構
成は一例を示すに過ぎず、これに限定されるものではな
い、また入力信号であるＣＴＶ信号のＳＣ信号およびＨ
８信号も一？Ｉｌｆ示すだけであり、これに限定される
ものではない、従りてカウンタ１９および２０の分周比
は、入力する２つの同期信号および送出する標本化クロ
ック信号の周波数の相互関係に応じて次め１しはよく１
ＭＪ記の実施例の値に限定されるものではない。

以上に説明したごとく本発明には、入力する同期信号に
位相跳ｆａを生じたときにもこれに追従して位相同期す
る標本化クロ、り信号と該標本化クロック信号を基準と
したタイミングで所定のパターンを保ち所期のディジタ
ル処理を正しく行える制御パルス信号と全発生する同期
信号発生器を実現できるという効果があり、特に予測符
号化を宮むディジタル処理を行なう場合に適用してその
効果が著しい。

【図面の簡単な説明】

おのブロヴク図およびタイムチャートである。 １，２．３・・・・・・入力端、４・・・・・・出力端
、５＃稔。 １３．１５，２０．２７・・・・・・カウンタ、６．２
３埋回路、３０・・・・・・位相制御回路、２９．３５
・・・・・・挙止ゲート、３１・・・・・・フリ、グフ
ロヴプ（ＦＦ’　）。 ３２・・・・・・前縁検出器、３３．３４・・・・・・
単安定マルチバイブレータ（ＭＭＶ）。 第　ｌ　閉 第３　図

Claims (1)

1. 【特許請求の範囲】 第１および第２の同期信号を含む複数の入力同期信号を
   受信して、少なくとも前に、第１の同期信号を分周して
   第１の分局同期信号全発生する分周回路を有し、前記第
   １の分局同期信号と該第１の分局同期信号に周波数同期
   する第２の分局同期信号とを送出する分局手段と、 該分局手段から与えられる前記第１および第２の分局同
   期信号の位相差が予め定めた許容範囲をこえたときには
   ＠配位相差全前記計容範囲内に収束させるための制御信
   号を前記分局手段へ送シ前配第１０分周同期侶号の位相
   を制御する制御手段と、 前記分周手段から与えられる前記第１の分局同期信号に
   位相同期しかつ予め冗めたパターンをもつパルス信号を
   送出する位相同期手段とを備えたことを％徴とする同期
   信号発生器。