JPS5814092B2 - パルス数合成回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、個別に与えられる２つの入カパルスのパル
ス数の和を合成して出力する時刻計数回路等で用いられ
る電子回路を用いて論理回路を構成したパルス数合成回
路に関するものである。

従来、電子回路等で構成した論理素子で成る時刻計数回
路を組む場合に於いて、時刻を修正するため実際に計数
された時刻カウンタ歩進パルスに外部より修正パルスを
加え、この修正パルスによりカウンタを歩進させ、時刻
を修正している。

第１図は、従来の計数回路の一例を示したもので、印加
されるクロックパルスＣＬの数をカウンタＡとカウンタ
Ｂで計数するものである。

これを時刻計数回路にあてはめてみると、クロックパル
スＣＬにその周期が１分となる所謂１分パルスを使用し
、カウンタＡで分の単位を計数すると共に、カウンタＢ
で時間の単位を計数するようにした場合である。

この場合、カウンタＡはフリツプフロツプＦ１〜ＦＮで
構成され、またカウンタＢはフリツプフロツプＦ１〜Ｆ
Ｍで構成され、各フリツプフロツプＦとしてはＪＫフリ
ツプフロツプもしくはＤフリツプフロツプ等の電子回路
論理素子が用いられる。

このフリツプフロツプを用いた第１図の動作シーケンス
は第２図に示され、クロックパルスＣＬが論理レベル「
１」から「０」に変化する時点でカウンタＡのフリツプ
フロツプＦ１が論理レベル「０」から１１」に反転する
。

さらにクロツクパルスＣＬが論理レベル「１」から「０
」に反転すると、カウンタＡのフリツプフロツプＦ１は
「１」から「０」に変化する。

すると、フリツプフロツプＦ１でドライブされるフリツ
プフロツプＦ２がＦ１の出力が「１」から「０」に変化
したことで「０」から「１」に反転する。

以下、同様にして各フリップフロツプは、前段のフリツ
プフロツプの出力パルスの論理レベルが「１」から「０
」になる毎に反転を繰り返す。

このようなカウンタ回路の計数内容を修正するためには
、カウンタＢの歩進パルスを作り出すカウンタＡのフリ
ツプフロツプＦＮの出力パルスの他に、外部より修正パ
ルスを印加すれば良く、従来第３図に示す如き相互否定
論理積素子ＮＡＮＤＩおよびＮＡＮＤ２を２個使用して
カウンタＢの内容を修正している。

この場合、カウンタＡの出力パルスＮは「１」の場合と
ｒＯＪの場合があり、出力パルスＮと修正パルスのどち
らによっても次段のカウンタＢをカウンタアップさせな
ければならず、そのためにはカウンタＡの出力パルスＮ
を禁止し、修正パルスがカウンタＢに入力されるように
しなければならない。

第３図に於いて、カウンタＡの出力パルスＮを相互否定
論理素子ＮＡＮＤ１の一方に入力すると共にＮＡＮＤＩ
の他方には修正制御信号が入力され、この修正制御信号
の論理レベルを「ＩＪからｒＯＪにすることにより、出
力パルスＮの論理レベル「１」，ｒＯＪいかんにかゾわ
らず、ＮＡＮＤ１の出力を常に論理レベル「１」に保つ
。

この相互否定論理積素子ＮＡＮＤ１の出力は、もう１つ
の相互否定論理積素子ＮＡＮＤ２の一方の入力に接続さ
れているため、ＮＡＮＤ２の他方の入力に接続された修
正パルスは否定論理としてＮＡＮＤ２の出力端に現われ
、修正パルスがカウンタＢに入力される。

また修正中でない通常の計数状態では、修正制御信号は
論理レベル「Ｉ」、修正パルスも論理レベル「１」の状
態におかれている。

この状態に於いては、カウンタＡの出力パルスＮは、相
互否定論理積素子ＮＡＮＤ１及びＮＡＮＤ２を通ること
により、そのまま歩進パルスとしてカウンタＢに入力さ
れる。

即ち、カウンタＡの出力パルスＮの論理レベルが「１」
から「０」に変化した時点で、カウンタＢのフリツプフ
ロツプＦ１が反転してカウントアップされるものである
。

ところが第３図のカウンタ回路で問題となるのは、カウ
ンタＡの出力パルスＮの論理レベルが「０」の場合は良
いが、「１」の状態のとき修正のため修正制御信号の論
理レベルを「１」から「０」にするとＮＡＮＤ１で相互
否定論理積が取られ、その出力論理レベルは「０」から
「１」となり、次のＮＡＮＤ２で修正パルスの論理レベ
ル「１」との相互否定論理積が取られてＮＡＮＤ２の出
力論理レベルは「１」から「０」になり、この時点でカ
ウンタＢのフリツプフロツプＦ１が反転してカウントア
ップされてしまう。

この誤動作状態のシーケンスを第４図に示す。

第４図に於いて、カウンタＡの出力パルスＮが論理レベ
ル「１」のとき、修正制御信号の論理レベルを「１」か
ら「０」にすると、カウンタＢのフリツプフロツプＦ１
は「１」から「０」に修正パルスとは無関係に歩進して
しまう。

即ち、カウンタＢの各フリツプフロツプＦ１〜Ｆ４の重
み付けをＢＣＤコードでＦ１＝１，Ｆ２＝２，Ｆ３＝４
，Ｆ４＝８とすると、修正制御信号の送出前カウンタＢ
の内容が”１″であったものが、送出後において″２″
に歩進したことになる。

更にこの状態において修正パルスを７パルス入力すると
カウンタＢは７パルス分歩進し、″２”から″９″の状
態に修正されたことになる。

一方、カウンタＡの出力パルスＮが「０」のときは、相
互否定論理積素子ＮＡＮＤ１の一方の入力が「０」のた
め、他方に入力される修正制御信号の論理レベルのいか
んにか５わらず、ＮＡＮＤ１の出力論理レベルは「１」
となり、次のＮＡＮＤ２により修正パルスとの相互否定
論理が取られて修正パルスの否定論理出力がそのままカ
ウンタＢに入力され、カウンタＢは修正パルスの数だけ
その内容が歩進される。

即ち、第４図にて、カウンタＡの出力パルスＮが「１」
から「０」に変わるため、カウンタＢは先の”９″から
１つだけ歩進して″１０″になり、これに修正パルスが
４パルス加えられ、カウンタＢの計数内容は″１４′に
なる。

このように、従来のカウンタ回路で外部より修正パルス
を送り込んで修正しようとすると、修正パルスの入力に
先立ち前段のカウンタの出力パルスを禁止するための修
正制御信号により修正しようとすると、前段カウンタの
出力状態により修正しようとする次段のカウンタが歩進
してしまう誤動作を起し、精度の高い計数内容の修正が
困難であった。

この発明の目的は、２つのパルス入力を加えて両者のパ
ルス数の和を合成出力するため、一方の入カパルスの論
理レベル状態のいかんにか＼わらず、他方のパルス入力
を既に計数された内容に加え合せることのできるパルス
数合成回路を提供するものである。

また、この発明の他の目的は、前段のカウンタの出力論
理レベル状態のいかんにかかわらず、外部より送り込ま
れる修正パルスのみによって次段のカウンタの計数内容
を加算修正を正確に行うことができ、外部的に特別な修
正制御信号等を必要としないことから回路構成の簡略化
を達成できる経済的な時間計数回路等に好適なパルス数
合成回路を提供するものである。

以下に図面に基づいて、この発明の望ましい実施例を詳
細に説明する。

第５図は、この発明によるパルス数合成回路の一実施例
を用いた時刻計数回路を示したものであり、カウンタＡ
は分パルスとしてのクロックパルスＣＬで歩進され、カ
ウンタＢはカウンタＡの出力パルスＮで歩進される。

カウンタＢの計数内容を修正するためのパルス数合成回
路は、第１の論理回路となる一方の入力にカウンタＡの
出力パルスＮを接続した相互否定論理積素子ＮＡＮＤ１
、一方の入力にＮＡＮＤ１の出力を接続すると共に他方
の入力に修正パルスが接続される第２の論理回路となる
相互否定論理積素子ＮＡＮＤ２の他に、抵抗Ｒとコンデ
ンサＣで形成される積分回路■とヒステリシス回路ＳＴ
とを通じてＮＡＮＤ１の他方の入力に修正パルスを変換
する入力の合成制御回路が設けられる。

このように積分回路■とヒステリシス回路ＳＴで成る合
成制御回路を設けたことで、特別な修正制御信号を必要
とせず、修正パルスのみの制御により、出力パルスＮの
論理レベル状態のいかんにかかわらず、完全な修正動作
をもたらすことができる。

また、前段のカウンタＡ及び次段のカウンタＢを除いた
パルス数合成回路部のみを取り出してその入出力関係を
みると、カウンタＡの出力パルスＮがパルス数合成回路
部に対する第１の入力パルスであり、修正パルスがパル
ス数合成回路部に対する第２の入カパルスとなり、両者
のパルス数の和がＮＡＮＤ２の出力として合成されて送
出されると一般的に言い表わすことができる。

そこで、まず第５図の実施例におけるヒステリシス回路
ＳＴの特性を第６図により説明する。

今、ヒステリシス回路ＳＴの入力及び出力の電圧範囲を
約Ｏ〜５ボルトに規定したとすると、その入出力特性は
、入力電圧ｖＩが低いとき出力電圧ＶＤも低くａ点にあ
り、入力電圧ｖＩを上げて行くと、約１．５ボルトとな
るＣ点の位置に至ると出力電圧ｖＤは約４．５ボルトの
ｄ点で示される高電圧になる。

その後、入力電圧ｖＩを約１．５ボルト以上にしても出
力電圧ｖＤは約４．５ボルトの高電圧を保持しｅ点に至
る。

逆に入力電圧■工を下げると、ｖＩ＝約１．５ボルトの
ｄ点で出力電圧ｖＤは下がらず、ｄ点を越えて更に下が
ったＶｉ＝０．５ボルトのｆ点の位置で、約０．５ボル
トのｂ点に出力電圧ｖＤは下がり、更に入力電圧ｖ工を
低くしても出力電圧ｖＤは約０．５ボルトの低電圧を保
持する。

即ちヒステリシス回路ＳＴは、入力電圧ｖＩを低電圧か
ら高電圧に上げて行くと、出力電圧ｖＤはある電圧にて
低電圧から高電圧に立上り、一旦出力電圧ｖＤが高電圧
に転ずると、入力電圧ＶＩが先の出力電圧ｖＤの立上り
電圧より低い電圧に下がらない限り、出力電圧ｖＤは低
電圧にならないというヒステリシス特性を持つものであ
る。

このヒステリシス回路の具体的なものとしてはシュミッ
トトリガ回路を用いる。

このヒステリシス回路ＳＴの入力側に第５図の如く、積
分回路■を設けて修正パルスを入力し、ヒステリシス回
路ＳＴの出力を相互否定論理積素子ＮＡＮＤ１の一方の
入力に接続し、ＮＡＮＤ２でカウンタＢに対し修正パル
スを送り込む場合の各部の波形を第７図に示す。

第７図において、修正パルスの論理レベルは通常「１」
になっており、カウンタＢを修正するとき「１」から「
０」に変る。

この「１」から「０」に変化する修正パルスが積分回路
■に入力されると、ヒステリシス回路ＳＴの入力インピ
ーダンス、抵抗ＲおよびコンデンサＣで決まる時定数に
従い、コンデンサに蓄電されていた電荷は徐々に放電し
、この結果、ヒステリシス回路ＳＴの入力電圧は徐徐に
下る。

コンデンサＣの電荷が放電し、第６図で説明した如く、
ヒステリシス回路ＳＴの入力電圧ｖＩがｆ点で示す約０
．５ボルトに下がると、出力電圧ｖＤはｂ点で示す約０
．５ボルトの低電圧、即ち論理レベル「０」になる。

また、修正パルスが続いて論理レベル「０」から「１」
に変ると、積分回路■の出力は、その時定数に従い上昇
する。

この場合も第６図で説明した如く、入力電圧ｖ■が約１
６５ボルトのＣ点に達した所で、ヒステリシス回路ＳＴ
の出力電圧は低電圧から高電圧に変化する。

即ち、積分回路■とヒステリシス回路ＳＴを組合せるこ
とにより、加えられた修正パルスは、積分回路■の時定
数およびヒステリシス回路ＳＴのヒステリシス特性に依
存した条件をもって遅延され、ヒステリシス回路ＳＴの
出力側に伝達される。

この結果、カウンタＡの出力パルスＮの論理レベルが「
０」の場合は、修正パルスによるヒステリシス回路ＳＴ
の出力レベル状態のいかんにかかわらず、相互否定論理
積素子ＮＡＮＤ１の出力レベルは常に「１」に保たれ、
このため修正パルスはＮＡＮＤ２により否定論理を取ら
れるだけをもってカウンタＢに入力される。

また、カウンタＡの出力パルスＮの論理レベルが「１」
の場合は、第７図に示される如く、相互否定論理積素子
ＮＡＮＤ１で出力パルス「Ｎ」とヒステリシス回路ＳＴ
の出力レベルとの相互否定論理積が取り出され、ＮＡＮ
Ｄ１の出力にヒステリシス回路ＳＴの出力レベルの否定
論理が現われる。

この相互否定論理積素子ＮＡＮＤ１の出力と修正パルス
との相互否定論理積がＮＡＮＤ２で取り出されカウンタ
Ｂに入力される。

即ち、ＮＡＮＤ２に加わる修正パルスがｒＯＪから「１
」に変化するときＮＡＮＤ１の出力はヒステリシス回路
ＳＴの出力における修正パルスの遅延でレベルｒｌＪの
状態にあるため、ＮＡＮＤ２の出力レベルは「１」から
ｒＯＪに変化し、引続いてヒステリシス回路ＳＴの出力
レベルが入力波形のＣ点で「０」から「１」に変化する
と、ＮＡＮＤＩの出力レベルが「１」から「０」に変り
、このためレベル「０」にされたＮＡＮＤ２の出力レベ
ルは「０」から「１」に変化する。

かくして、ＮＡＮＤ２の出力レベルが「０」から「１」
に変化することで、カウンタＢがカウントアップし、カ
ウンタＡの出力パルスＮが論理レベル「１」にあるとき
のカウンタＢの修正が行われる。

このように第５図の実施例において、修正パルスのみに
よりカウンタＢが修正歩進される状態は第８図の動作シ
ーケンスにより、更に明らかにされる。

第８図に於いて、ますカウンタＡの出力パルスＮの論理
レベルが「１」のとき、修正パルスが７パルス入った場
合を説明する。

尚、カウンタＢのフリツプフロツプＦ１〜Ｆ４の重み付
けは、ＢＣＤコードでＦ１＝１，Ｆ２＝２，Ｆ３＝４，
Ｆ４＝８であるものとする。

７パルスの修正パルスが加わると、修正パルスの「０」
からｒｌＪのレベル立上りに続＜ＮＡＮＤ２の出力レベ
ルが「０」から「１」に立上る毎にカウンタＢが歩進し
、修正前に゛１”であったカウンタＢの内容は修正後に
６８″の状態になる。

次いで、カウンタＡの出力パルスＮが１つ歩進してその
論理レベルが「１」から「０」に変ると、カウンタＢは
１つ歩進し、“Ｂ”から″９”になる。

次にカウンタＡの出力パルスＮの論理レベルが「０」の
状態にて、４パルスの修正パルスを入力すると、修正パ
ルスの論理レベルが「０」から「１」に立上る毎にカウ
ンタＢが歩進し、カウンタＢは“９”から“１３”に修
正される。

以上、この発明のパルス数合成回路を用いて、修正パル
スを積分回路及びヒステリシス回路よりなる合成制御回
路によって遅延させ、この遅延出力と前段のカウンタ出
力との相互否定論理積を取り、更に修正パルスとの相互
否定論理積を取り出して次段のカウンタに入力すること
で、修正時に前段カウンタ出力を禁止するため外部より
与えられる修正制御信号を必要とすることなく、且つ修
正制御信号を与えると前段カウンタの出力論理状態によ
っては次段のカウンタがカウントアップしてしまうとい
う誤動作の問題も完全に解決されたものである。

なお、第５図に示すこの発明の一実施例に於いて、修正
パルスを遅延せしめる合成制御回路部で積分回路■の後
にヒステリシス特性を持ったヒステリシス回路ＳＴを設
けた理由は、積分回路■はその時定数により徐々に立上
り又は立下るため、一般的な電圧コンパレータを使用す
ると、その閾値を緩やかな勾配で経過するため、閾値付
近で雑音が入ってきた場合、この雑音により閾値を越え
たり戻ったりして判別出力がオン、オフを繰り返しその
結果、次段のカウンタが雑音によりカウントアップして
しまう。

そこで、ヒステリシス特性をもつシュミットトリガ等の
回路により、積分出力のレベル判定を行えば、第６図に
示した特性から明らかな如く、一旦出力が反転してしま
えば、その反転を与える入力電圧付近での反転の戻りは
ないことから、雑音による出力パルスへの影響は避けら
れ、Ｓ／Ｎ比の高い回路を実現するものである。

また、第５図の実施例に於いて、カウンタＢの入力段に
位置する第２の論理回路として、相互否定論理積素子Ｎ
ＡＮＤ２を接続したが、論理積素子ＡＮＤで構成しても
同様なパルス数合成回路の実現が可能である。

以上、時刻計数回路を例にとって詳細に説明した如く、
カウンタで計数された一方の入カパルスのパルス数を他
方の入カパルスによって修正すべく両者のパルス数の和
を合成するためのパルス数合成回路としてこの発明は、
修正パルスを積分回路とヒステリシス特性をもつ回路と
によって遅延せしめ、これと一方のパルス入力との相互
否定論理積を取ると共に、更に修正パルスとの相互否定
論理積もしくは論理積を取り出して後段のパルス計数回
路に導入することで、修正パルスを加え合せるために外
部より特別な修正制御情報を与えることなく修正パルス
のみによって、計数されている一方のパルス入力の論理
レベル状態のいかんにかかわらず、計数内容の修正を誤
動作を生ずることなく確実にでき、外部的な修正制御情
報を作り出す回路部を必要としないことから経済的に優
れた簡略化された回路を実現したものである。

また、修正パルスを遅延せしめる合成制御回路部に、積
分出力のレベルを判定するための回路としてヒステリシ
ス特性をもつ回路を用いたため、積分出力に雑音が混入
しても、積分出力レベルの判定に全く影響を及ぼさず、
修正時において後段のパルス計数回路に対するミスカウ
ントの恐れがない。

Ｓ／Ｎ比の高い回路を実現できたものである。

加えて、この発明は時刻計数回路での適用に留まらず、
２つの入カパルスが並列的に、交互に加えられ、両者の
パルス数を加え合せる場合にはもちろんのこと、一方の
入力パルスの明いている部分に他の入力パルスを割り込
み重畳せしめる一種の並直変換回路等としても広く利用
できるものである。

【図面の簡単な説明】

第１図は２つのカウンタ回路を用いた従来の一般的な計
数回路の一例を示す回路図、第２図は第１図の従来例に
おける動作シーケンスを示す説明図、第３図は従来のパ
ルス数合成回路を備えた計数回路の一例を示す回路図、
第４図は第３図の従来例における動作シーケンスを示す
説明図、第５図はこの発明によるパルス数合成回路を用
いた計数回路の一実施例を示す回路図、第６図はこの発
明の実施例で用いたヒステリシス回路の入出力電圧特性
を示すグラフ図、第１図は第５図の実施例におけるこの
発明のパルス数合成回路の各部の波形を示す説明図、第
８図は第５図の実施例における動作シーケンスを示す説
明図である。 Ａ……カウンタ、Ｂ―…カウンタ、”１ｔＦ２……ＦＭ
，ＦＮ…ｗフリツプフロツプ、ＮＡＮＤ１，ＮＡＮＤ２
……相互否定論理積素子、ＳＴ……ヒステリシス回路、
■……積分回路、Ｒ……抵抗、Ｃ……コンデンサ。

Claims (1)

【特許請求の範囲】
1. １ 第１の入力パルスに第２の入力パルスを加えて両者
   のパルス数の和を合成出力するパルス数合成回路におい
   て、第２の入力パルスを遅延せしめて合成制御パルスを
   作り出す合成制御回路と該合成制御回路の合成制御パル
   スと第１の入カパルスとの相互否定論理積を取り出す第
   １の論理回路と該第１の論理回路の出力と第２の入力パ
   ルスとの論理積もしくは相互否定論理積を取り出すこと
   により第１及び第２の入カパルス数の和を合成して出力
   する第２の論理回路とを備えて成ることを特徴とするパ
   ルス数合成回路。