JPS5814626A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPS5814626A JPS5814626A JP11215281A JP11215281A JPS5814626A JP S5814626 A JPS5814626 A JP S5814626A JP 11215281 A JP11215281 A JP 11215281A JP 11215281 A JP11215281 A JP 11215281A JP S5814626 A JPS5814626 A JP S5814626A
- Authority
- JP
- Japan
- Prior art keywords
- counting
- signal
- counting device
- circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は計数装置、特に所定の繰返し周波数を有する第
１の信号を分周して第２の信号を発生する分周回路と、
値を蓄積し、第２の信号をその蓄積した値まで計数する
と第３の信号を発生する計数回路とを含む計数装置に関
するものである。
１の信号を分周して第２の信号を発生する分周回路と、
値を蓄積し、第２の信号をその蓄積した値まで計数する
と第３の信号を発生する計数回路とを含む計数装置に関
するものである。
このような計数装置はマイクロプロセッサのタイマとし
て利用されており、例えば分周回路はマイクロプロセッ
サのシステムクロックを分周するプリスケーラであり、
計数回路は例えばタイマ割込信号を発生するカウンタで
ある。従来、このような計数回路をタイマとして利用す
る場合、カウンタにデータバスよりある値を書き込み、
プリスケーラで分局すなわち逓降されたクロックをカウ
ンタで計数し、その計数値が蓄積値に一致すると割込信
号を発生する。しかしプリスケーラはシステムクロック
によって常に走行しているので、カウンタに値を書込ん
でからプリスケーラより最初の分局クロックが発生する
までの時間にばらつきが生ずる。すなわちこの計数回路
をタイマとして利用する場合、カウンタに所望の時間に
対応する値を書きこむが、このカウンタに書込み信号を
与えた時点と、プリスケーラがシステムクロックを所定
数まで計数して分周クロックのパルスを１個出力するま
での時間には、最大限分動クロックの周期に相当する時
間の範囲内においてばらつきが生ずる。このため、期待
していた時間、すなわちカウンタに書き込んだ値に対し
てこのばらつきは数パーセントの誤差となることがある
。従って従来のこのような計数回路ではマイクロプロセ
ッサにおいて精密な時間制御が出来ない欠点がある。
て利用されており、例えば分周回路はマイクロプロセッ
サのシステムクロックを分周するプリスケーラであり、
計数回路は例えばタイマ割込信号を発生するカウンタで
ある。従来、このような計数回路をタイマとして利用す
る場合、カウンタにデータバスよりある値を書き込み、
プリスケーラで分局すなわち逓降されたクロックをカウ
ンタで計数し、その計数値が蓄積値に一致すると割込信
号を発生する。しかしプリスケーラはシステムクロック
によって常に走行しているので、カウンタに値を書込ん
でからプリスケーラより最初の分局クロックが発生する
までの時間にばらつきが生ずる。すなわちこの計数回路
をタイマとして利用する場合、カウンタに所望の時間に
対応する値を書きこむが、このカウンタに書込み信号を
与えた時点と、プリスケーラがシステムクロックを所定
数まで計数して分周クロックのパルスを１個出力するま
での時間には、最大限分動クロックの周期に相当する時
間の範囲内においてばらつきが生ずる。このため、期待
していた時間、すなわちカウンタに書き込んだ値に対し
てこのばらつきは数パーセントの誤差となることがある
。従って従来のこのような計数回路ではマイクロプロセ
ッサにおいて精密な時間制御が出来ない欠点がある。
本発明はこのような従来技術の欠点を解消し、精密な時
間制御を行うことのできる計数装置を提供することを目
的とする。
間制御を行うことのできる計数装置を提供することを目
的とする。
この目的は本発明によれば、計数回路の値の蓄積に応動
して分局回路を初期設定する手段を含む計数装置によっ
て達成することができる。
して分局回路を初期設定する手段を含む計数装置によっ
て達成することができる。
本発明の一つのＳＳによれば、このような初期設定手段
は、マイクロプロセッサの計数回路のデータ書込み信号
に応動して分周回路を初期設定するものである。
は、マイクロプロセッサの計数回路のデータ書込み信号
に応動して分周回路を初期設定するものである。
次に添付図面を参照して本発明による計数装置の実施例
を詳細に説明する。
を詳細に説明する。
図は本発明による計数装置のマイクロプロセッサにおけ
る実施例を示すブロック図である。同図において、本発
明による計数装置は、マイクロプロセッサのシステムク
ロックＣＬＫをクロック端子１０に受信してこれを計数
し、所定の計数値に達すると分周クロックをリード１２
に発生するプリスケーラ１４と、この分局クロックを計
数するカウンタ１６とを有する。カウンタ１６は、マイ
クロプロセッサの他の回路からデータバス１８を通して
２進値を書き込んだり、またはこれへ読み出したりする
回路で、リード１２の分周クロックをアップカウント又
はダウンカウントするいずれの方式のものでもよい。カ
ウンタ１６にはマイクロプレセッサの制御（ロ）路から
読出しくＲ）又は書込み（Ｗ）信号を受信するり一ド２
ｏが接続され、これはプリスケーラ１４のクリア（ｃＬ
Ｒ）１１子２２にも接続されている。カウンタ１６の出
力端子ＩＮＴは例えばタイマ割込信号としてシステムで
利用できる出力をその端子２４に発生する。
る実施例を示すブロック図である。同図において、本発
明による計数装置は、マイクロプロセッサのシステムク
ロックＣＬＫをクロック端子１０に受信してこれを計数
し、所定の計数値に達すると分周クロックをリード１２
に発生するプリスケーラ１４と、この分局クロックを計
数するカウンタ１６とを有する。カウンタ１６は、マイ
クロプロセッサの他の回路からデータバス１８を通して
２進値を書き込んだり、またはこれへ読み出したりする
回路で、リード１２の分周クロックをアップカウント又
はダウンカウントするいずれの方式のものでもよい。カ
ウンタ１６にはマイクロプレセッサの制御（ロ）路から
読出しくＲ）又は書込み（Ｗ）信号を受信するり一ド２
ｏが接続され、これはプリスケーラ１４のクリア（ｃＬ
Ｒ）１１子２２にも接続されている。カウンタ１６の出
力端子ＩＮＴは例えばタイマ割込信号としてシステムで
利用できる出力をその端子２４に発生する。
例えばプリスケーラ１４及びカウンタ１６がダウンカウ
ント方式であれば、プリスケーラ１４は、端子２２に信
号を受信すると所定の値に初期設定され、端子１０に現
われるシステムクロックをその所定数まで計数すると計
数値が０となり、リード１２にパルスを１つ発生し、再
び所定の計数値からのダウンカウントな循環的に繰り返
す。従ってリード１２には一定の周期の分周クロックが
現われる。カウンタ１６はデータバス１８から受信した
ディジタル値を蓄積し、リード２０から書込み信号を受
信す葛と、リード１２に接続されているゲート（図示せ
ず）を開き、その蓄積された計数値からのカウントダウ
ンを開始する。リード１２の分周クロックを計数してそ
の計数値がＯになると、カウンタ１６はリード２４にパ
ルスヲ発生する。
ント方式であれば、プリスケーラ１４は、端子２２に信
号を受信すると所定の値に初期設定され、端子１０に現
われるシステムクロックをその所定数まで計数すると計
数値が０となり、リード１２にパルスを１つ発生し、再
び所定の計数値からのダウンカウントな循環的に繰り返
す。従ってリード１２には一定の周期の分周クロックが
現われる。カウンタ１６はデータバス１８から受信した
ディジタル値を蓄積し、リード２０から書込み信号を受
信す葛と、リード１２に接続されているゲート（図示せ
ず）を開き、その蓄積された計数値からのカウントダウ
ンを開始する。リード１２の分周クロックを計数してそ
の計数値がＯになると、カウンタ１６はリード２４にパ
ルスヲ発生する。
ところで本発明によれば、リード２０の書込み信号はプ
リスケーラ１４のクリア端子２２に接続されているので
、カウンタ１６にデータバス１８を通してディジタル値
が書き込まれて蓄積され、リード２０に書き込み信号が
現われると同時にプリスケーラ１４も所定の値に初期設
定される。従ってマイクロプロセッサの制御回路から端
子２０に書込み信号が現われた時点からプリスケーラ１
４の出やリード１２に分周クロックの最初のパルスが現
われるまでの時間は、プリスケーラ１４を初期設定する
所定の値に対応しており、この値は常に一定であるので
、カウンタ１６がり−５，ド２０に制御回路より書込み
信号を受信してから、リード２４に出力信号を発生する
までの時間はカウンタ１６にデータバス１８から書き込
んだ値に常に正確に対応する。従って本計数装置を時間
制御タイマとして使用してもその時間制御にばらつきが
生ずることはない。
リスケーラ１４のクリア端子２２に接続されているので
、カウンタ１６にデータバス１８を通してディジタル値
が書き込まれて蓄積され、リード２０に書き込み信号が
現われると同時にプリスケーラ１４も所定の値に初期設
定される。従ってマイクロプロセッサの制御回路から端
子２０に書込み信号が現われた時点からプリスケーラ１
４の出やリード１２に分周クロックの最初のパルスが現
われるまでの時間は、プリスケーラ１４を初期設定する
所定の値に対応しており、この値は常に一定であるので
、カウンタ１６がり−５，ド２０に制御回路より書込み
信号を受信してから、リード２４に出力信号を発生する
までの時間はカウンタ１６にデータバス１８から書き込
んだ値に常に正確に対応する。従って本計数装置を時間
制御タイマとして使用してもその時間制御にばらつきが
生ずることはない。
本発明による計数装置は以上のように構成したことによ
り、誤差のない精密な時間制御を行うことができる。こ
れは特にマイクロプロセッサの時間測定タイマとして有
効に利用することができ、数マイクロ秒のオーダの時間
制御も誤差を生ずることなく可能となる。
り、誤差のない精密な時間制御を行うことができる。こ
れは特にマイクロプロセッサの時間測定タイマとして有
効に利用することができ、数マイクロ秒のオーダの時間
制御も誤差を生ずることなく可能となる。
図は本発明による計数装置のマイクロプロセッサにおけ
る実施例を示すブロック図である。 １４・・・プリスケーラ、１６・・・カウンタ、２２・
・・初期設定手段。 代理人 弁理士 薄 １）利 幸
る実施例を示すブロック図である。 １４・・・プリスケーラ、１６・・・カウンタ、２２・
・・初期設定手段。 代理人 弁理士 薄 １）利 幸
Claims (1)
- 【特許請求の範囲】 １、所定の繰返し周波数を有する第１の信号を分周して
第２の信号を発生する分周回路と、値を蓄積し、該第２
の信号を該蓄積した値まで計数すると第３の信号を発生
する計数回路とを含む計数装置において、該計数装置は
、 前記計数回路の値の蓄積に応動して前記分周回路を初期
設定する手段を含むことを特徴とする計数装置。 ２、 ＩＩ許請求の範囲第１項記載の計数装置におい
て、前記第１の信号はマイクロプロセッサのシステムク
ロックであり、前記初期設定手段は前記計数回路のデー
タ書込み信号に応動して前記分周回路ｉ初期設定するこ
とを特徴とする計数装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11215281A JPS5814626A (ja) | 1981-07-20 | 1981-07-20 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11215281A JPS5814626A (ja) | 1981-07-20 | 1981-07-20 | マイクロプロセッサ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064350A Division JPH04211814A (ja) | 1991-03-28 | 1991-03-28 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814626A true JPS5814626A (ja) | 1983-01-27 |
| JPH0216058B2 JPH0216058B2 (ja) | 1990-04-16 |
Family
ID=14579533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11215281A Granted JPS5814626A (ja) | 1981-07-20 | 1981-07-20 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356121A (ja) * | 1986-08-27 | 1988-03-10 | 株式会社日立製作所 | 比率差動リレ−装置 |
| JPS63103515A (ja) * | 1986-10-21 | 1988-05-09 | Fujitsu Ten Ltd | 電子式エンジン制御装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010950A (ja) * | 1973-05-28 | 1975-02-04 | ||
| JPS5011361A (ja) * | 1973-05-30 | 1975-02-05 | ||
| JPS50120247A (ja) * | 1974-03-04 | 1975-09-20 | ||
| JPS51163848U (ja) * | 1975-06-20 | 1976-12-27 | ||
| JPS53135255A (en) * | 1977-04-28 | 1978-11-25 | Toshiba Corp | Pulse counting system |
| JPS5460547A (en) * | 1977-10-24 | 1979-05-16 | Hitachi Ltd | Programable divider |
| JPS54105952A (en) * | 1978-02-07 | 1979-08-20 | Nec Corp | Programable divider circuit |
-
1981
- 1981-07-20 JP JP11215281A patent/JPS5814626A/ja active Granted
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010950A (ja) * | 1973-05-28 | 1975-02-04 | ||
| JPS5011361A (ja) * | 1973-05-30 | 1975-02-05 | ||
| JPS50120247A (ja) * | 1974-03-04 | 1975-09-20 | ||
| JPS51163848U (ja) * | 1975-06-20 | 1976-12-27 | ||
| JPS53135255A (en) * | 1977-04-28 | 1978-11-25 | Toshiba Corp | Pulse counting system |
| JPS5460547A (en) * | 1977-10-24 | 1979-05-16 | Hitachi Ltd | Programable divider |
| JPS54105952A (en) * | 1978-02-07 | 1979-08-20 | Nec Corp | Programable divider circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356121A (ja) * | 1986-08-27 | 1988-03-10 | 株式会社日立製作所 | 比率差動リレ−装置 |
| JPS63103515A (ja) * | 1986-10-21 | 1988-05-09 | Fujitsu Ten Ltd | 電子式エンジン制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216058B2 (ja) | 1990-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4375084A (en) | Digital input apparatus | |
| JPS5814626A (ja) | マイクロプロセッサ | |
| US5414307A (en) | Power reset circuit | |
| JPH04211814A (ja) | マイクロプロセッサ | |
| JPS62276925A (ja) | デジタル計数回路 | |
| US4801875A (en) | Integrated circuit with frequency dividing test function | |
| US4164712A (en) | Continuous counting system | |
| JP2775822B2 (ja) | インバータのオンディレイ回路 | |
| JPS6233394Y2 (ja) | ||
| JPS62280656A (ja) | パルス発生器 | |
| SU1083181A1 (ru) | Устройство дл сравнени чисел | |
| JPS6347083Y2 (ja) | ||
| JPH05143199A (ja) | リセツト回路 | |
| RU1802403C (ru) | Цифровое устройство дл задержки импульсов | |
| JPH07101845B2 (ja) | デジタルフェーズロックループ装置 | |
| JP2606262B2 (ja) | パルス発生回路 | |
| RU1798901C (ru) | Однотактный умножитель частоты | |
| JPH02192313A (ja) | 波形整形回路 | |
| KR900004178Y1 (ko) | 마이크로프로세서 자동 리세트회로 | |
| SU1495774A1 (ru) | Устройство дл формировани временных интервалов | |
| JP2775821B2 (ja) | インバータのオンディレイ回路 | |
| JPH0234052B2 (ja) | ||
| JPS61288574A (ja) | 同期分離回路 | |
| JPS647350B2 (ja) | ||
| JPS639686B2 (ja) |