JPS5814267A - 多重系電子計算機システム - Google Patents
多重系電子計算機システムInfo
- Publication number
- JPS5814267A JPS5814267A JP56112095A JP11209581A JPS5814267A JP S5814267 A JPS5814267 A JP S5814267A JP 56112095 A JP56112095 A JP 56112095A JP 11209581 A JP11209581 A JP 11209581A JP S5814267 A JPS5814267 A JP S5814267A
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- JP
- Japan
- Prior art keywords
- external memory
- computer
- storage device
- external storage
- cpu1a
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多重系電子計算機システム、特に多重系を構
成するいずれかの外部記憶装置に異常が発生した場合、
異常系音速やかに停止させ残りの電子計算機によるバッ
クアップ制御がなされる多重系電子計算機システムに関
するものである。
成するいずれかの外部記憶装置に異常が発生した場合、
異常系音速やかに停止させ残りの電子計算機によるバッ
クアップ制御がなされる多重系電子計算機システムに関
するものである。
なお、以下は説明の便宜上多重系電子計算機システムと
して、二重系電子計算機を用いる場合を例にとり説明す
る。
して、二重系電子計算機を用いる場合を例にとり説明す
る。
一般的に二重系電子計算機システムにおいては、運転モ
ードとして片系によってすべての機能を遂行サセ、残り
の系はバックアップのために待機させる方式、又社予じ
め決められ九機能を両系によって夫々分担する機能分担
方式が採られるのが普通である。
ードとして片系によってすべての機能を遂行サセ、残り
の系はバックアップのために待機させる方式、又社予じ
め決められ九機能を両系によって夫々分担する機能分担
方式が採られるのが普通である。
オ１図社、二重系電子計算機システムＯ概略構成因を示
すものである。図中１ｍ、２ａ Ｉｄ中央演算処理装置
（以下ＣＰＵ と称する）。ｌｂ、２ｂｔｉ主記憶装
置（以下主メモリと称する］。ｌｅ、２ｇは外部記憶装
置（以下外部メモリと称する）、ｌｄ。
すものである。図中１ｍ、２ａ Ｉｄ中央演算処理装置
（以下ＣＰＵ と称する）。ｌｂ、２ｂｔｉ主記憶装
置（以下主メモリと称する］。ｌｅ、２ｇは外部記憶装
置（以下外部メモリと称する）、ｌｄ。
２ｄは主メモリｌｂ、２ｂと外部メモリｌｅ、２ｅ間の
データ転送と、それに付随する処理管制御する高速入出
力チャンネル（以下バルクチャンネルと称する）で、自
系及び他系の外部メモリｌｅ、２ｃに対してアクセスが
可能である。但しバルクチャンネルｌｄ、２ｄＦｉ、図
に示しである様に自系及び他系へのアクセスはそれぞれ
別々の回路（Ａ。
データ転送と、それに付随する処理管制御する高速入出
力チャンネル（以下バルクチャンネルと称する）で、自
系及び他系の外部メモリｌｅ、２ｃに対してアクセスが
可能である。但しバルクチャンネルｌｄ、２ｄＦｉ、図
に示しである様に自系及び他系へのアクセスはそれぞれ
別々の回路（Ａ。
Ｂ）Ｋよって行逢われる。
ｌｅ、２ｅは、ＣＰＵ１ｍ、２ｍと主メモリｌｂ、２ｂ
聞及び主メモリ１ｂ、２ｂとバルクチャンネルｌｄ、２
ｄ間を高速でデータ転送を行なう高速パス、Ｉｆ、２ｆ
は、相手系の異常を検出した場合、相手〇ＰＵ１ｍ。
聞及び主メモリ１ｂ、２ｂとバルクチャンネルｌｄ、２
ｄ間を高速でデータ転送を行なう高速パス、Ｉｆ、２ｆ
は、相手系の異常を検出した場合、相手〇ＰＵ１ｍ。
２ａ に対して夫々停止指令を送出する停止指令装置
、Ｉｇ、２ｇは相手系からの停止指令の信号及び相手Ｃ
ＰＵの停止を検出する割込入力装置。
、Ｉｇ、２ｇは相手系からの停止指令の信号及び相手Ｃ
ＰＵの停止を検出する割込入力装置。
ｌｈ、２ｈは自系の停止を相手系に知らせるための２ｆ
、割込入力装置１［，２ｇ及び報知装置１ｈ、２ｂ
間のデータ転送を行なう低速パスをそれぞれ示すもので
ある。
、割込入力装置１［，２ｇ及び報知装置１ｈ、２ｂ
間のデータ転送を行なう低速パスをそれぞれ示すもので
ある。
かかる構成においてｓ ＣＰＵ １ａ、２ｍの両系で機
能を分担して走行している運転モードを想定し、バルク
チャンネルｌｄ、２ｄ又は外部メモリ１ｃ、２ｅのいず
れかが、障害した場合の制御方法について説明する。
能を分担して走行している運転モードを想定し、バルク
チャンネルｌｄ、２ｄ又は外部メモリ１ｃ、２ｅのいず
れかが、障害した場合の制御方法について説明する。
各系列にて機能を分担して運転している場合、各系列で
走行している機能プログラムの処理結果は、運転モード
移行時のデータの連続性を保つため、バルクチャンネル
ｌｄ、２ｄを介してそれぞれ自系及び他系の外部メモリ
ｌｃ、２ｃ Ｋ同時に記憶している。即ち、ＣＰＵ ｌ
ａ ＠にて走行しているプログラム（Ｄ処理結果は、バ
ルクチャンネルｌｄの基板人を介し自系列の外部メモリ
ｌｃに転送され、更（バルクチャンネル１ｄの基板Ｂを
介して他系列の外部メモリ２Ｃに転送される。同様にＣ
ＰＵｍａ側では、バルクチャンネル２ｄの基板Ａを介し
て自系列の外部メモリ２ｃ Ｋ転送され、基板Ｂを介し
て他系列の外部メモリｌｅＫ転送される。
走行している機能プログラムの処理結果は、運転モード
移行時のデータの連続性を保つため、バルクチャンネル
ｌｄ、２ｄを介してそれぞれ自系及び他系の外部メモリ
ｌｃ、２ｃ Ｋ同時に記憶している。即ち、ＣＰＵ ｌ
ａ ＠にて走行しているプログラム（Ｄ処理結果は、バ
ルクチャンネルｌｄの基板人を介し自系列の外部メモリ
ｌｃに転送され、更（バルクチャンネル１ｄの基板Ｂを
介して他系列の外部メモリ２Ｃに転送される。同様にＣ
ＰＵｍａ側では、バルクチャンネル２ｄの基板Ａを介し
て自系列の外部メモリ２ｃ Ｋ転送され、基板Ｂを介し
て他系列の外部メモリｌｅＫ転送される。
この外部メモリへの転送の際、異常を検出した場合には
異常発生の外部メモリを構成している系列（自系の外部
メモリ異常の場合は自系列を、他系の外部メモリ異常の
場合は他系列）を直ちに停止させ、それまで受けもって
い大機能を正常系が引継ぎ全機能運転モードとなる。即
ち、自系の外部メモリへの転送Ｋかいて異常を検出した
場合には、自系０勺を自ら停止させ、又相手系の外部メ
モリへの転送ｆｌＣｈ−いて異常を検出した場合には、
停止指令装置１ｆ、２ｆ Ｋより相手系を停止させる。
異常発生の外部メモリを構成している系列（自系の外部
メモリ異常の場合は自系列を、他系の外部メモリ異常の
場合は他系列）を直ちに停止させ、それまで受けもって
い大機能を正常系が引継ぎ全機能運転モードとなる。即
ち、自系の外部メモリへの転送Ｋかいて異常を検出した
場合には、自系０勺を自ら停止させ、又相手系の外部メ
モリへの転送ｆｌＣｈ−いて異常を検出した場合には、
停止指令装置１ｆ、２ｆ Ｋより相手系を停止させる。
この場合停止指令装置Ｉｆ、２ｆ Ｋより停止指令を受
は取つ九系列は、その指令により自らを停止させる。こ
の停止はこれを相手系に知らせるための報知装ｆ ｘｈ
、ｚｈに上シ報知される。この報知は割込み入力装置１
１１ｅ２Ｋ Ｋよ夕相手系停止の信号を受叶、停止した
系列がそれまで受は鴫っていた機能を引継いで全機能、
運転モードとなり処ｍを続行する。
は取つ九系列は、その指令により自らを停止させる。こ
の停止はこれを相手系に知らせるための報知装ｆ ｘｈ
、ｚｈに上シ報知される。この報知は割込み入力装置１
１１ｅ２Ｋ Ｋよ夕相手系停止の信号を受叶、停止した
系列がそれまで受は鴫っていた機能を引継いで全機能、
運転モードとなり処ｍを続行する。
又、停止し友系列は障害の原因を取り除いた上でシステ
ムをスタートさせる。しかし、今まて停止していた系列
がシステムスタートの際には、今まで停止していた系の
外部メモリに現在運用中のデータ、即ち、全機能運転モ
ード系のデータを引継ぐ必要がある。このデータの引継
ぎは、全機能運転モード系列が機能を続行しながら、自
系（即ち全機能運転モード系）の外部メモリのデータを
相手系（即ちシステム、スタートする系）の外部メモリ
にバルクチャンネルを介して転送する（以後システム、
スタート時のデータ転送をコピーと称する）。
ムをスタートさせる。しかし、今まて停止していた系列
がシステムスタートの際には、今まで停止していた系の
外部メモリに現在運用中のデータ、即ち、全機能運転モ
ード系のデータを引継ぐ必要がある。このデータの引継
ぎは、全機能運転モード系列が機能を続行しながら、自
系（即ち全機能運転モード系）の外部メモリのデータを
相手系（即ちシステム、スタートする系）の外部メモリ
にバルクチャンネルを介して転送する（以後システム、
スタート時のデータ転送をコピーと称する）。
システム、スタートする系は、外部メモリのコピー完了
により待機モードとして立ち上シ、以降運転モードの切
換操作によ多機能分担が可能となる。
により待機モードとして立ち上シ、以降運転モードの切
換操作によ多機能分担が可能となる。
しかしながら、前述し大棟にΩ系ＣＰＵから相手系の外
部メモリへデータを転送する際に異常を検出し良場合３
、単に相手系の外部メモリ障害ということで相手系を停
止してしまう現状の方法には次の様な欠点がある。即ち
、自系ＣＰＵから相手外部メモリへのデータ転送経路上
には、バルクチャンネルの相手系への転送基板１ｄ−Ｂ
（又は２ｄ−Ｂ）及び外部メモリ１ｇ （又は２ｃ声あ
り、データ転送時の異常には当然この２つの部分が考え
られる。
部メモリへデータを転送する際に異常を検出し良場合３
、単に相手系の外部メモリ障害ということで相手系を停
止してしまう現状の方法には次の様な欠点がある。即ち
、自系ＣＰＵから相手外部メモリへのデータ転送経路上
には、バルクチャンネルの相手系への転送基板１ｄ−Ｂ
（又は２ｄ−Ｂ）及び外部メモリ１ｇ （又は２ｃ声あ
り、データ転送時の異常には当然この２つの部分が考え
られる。
ところが外部メモリに異常があった場合には、異常系の
ＣＰＵを停止させることは特に問題ないが、万一パルク
チヤンネルＡｄ−Ｂ（又は２ｄ−Ｂ）Ｋ異常があった場
合に相手系Ｇ℃を停止させてしまうと停止系の外部メモ
リに異常が表いことが判かり、停止系を再度システム、
スタートしようとしてもバルクチャンネル１ｄ−Ｂ、又
は２ｄ−Ｂが故障のためコピー処理ができず、システム
、スタート不可能となってしまう。この様な状１１に陥
った場合には正常系、即ち、全機能運転モード系を停止
させ、バルクチャンネルの障害基板を交換した上で先ず
、今まで全機能運転モードの系をスタートさせ、ついで
最初に停止した系列をスタートさせねばならない、しか
し全機能運転モード系を停止させることは、即ちシステ
ム停止であ夛非常に重大表影響を及ぼす結果にカシかね
ない。
ＣＰＵを停止させることは特に問題ないが、万一パルク
チヤンネルＡｄ−Ｂ（又は２ｄ−Ｂ）Ｋ異常があった場
合に相手系Ｇ℃を停止させてしまうと停止系の外部メモ
リに異常が表いことが判かり、停止系を再度システム、
スタートしようとしてもバルクチャンネル１ｄ−Ｂ、又
は２ｄ−Ｂが故障のためコピー処理ができず、システム
、スタート不可能となってしまう。この様な状１１に陥
った場合には正常系、即ち、全機能運転モード系を停止
させ、バルクチャンネルの障害基板を交換した上で先ず
、今まで全機能運転モードの系をスタートさせ、ついで
最初に停止した系列をスタートさせねばならない、しか
し全機能運転モード系を停止させることは、即ちシステ
ム停止であ夛非常に重大表影響を及ぼす結果にカシかね
ない。
本発明は、上記問題点を解決することを目的としてなさ
れたものであり、相手系外部メモリへのデータ転送にあ
たり、障害を検出した場合には、相手ＣＰＵによって相
手系外部メモリをアクセスさせるととＫより、バルクチ
ャンネル側故障か外部メモリ側故障かを判定し、それＫ
よりどちらの系を停止させるかを決定するととによって
信頼度を向上するようＫした多重系電子計算機システム
を提供することを目的としている。
れたものであり、相手系外部メモリへのデータ転送にあ
たり、障害を検出した場合には、相手ＣＰＵによって相
手系外部メモリをアクセスさせるととＫより、バルクチ
ャンネル側故障か外部メモリ側故障かを判定し、それＫ
よりどちらの系を停止させるかを決定するととによって
信頼度を向上するようＫした多重系電子計算機システム
を提供することを目的としている。
以下図面を参照しつつ実施例を説明する。
第２図は本発明による多重系電子計算機システムの一実
施例概略構成図である。
施例概略構成図である。
第１図と同一の部分には、同一符号を用いている６図に
おいて、ｘＬｚｊは電子計算機相互間の情報交換を行な
うコンビエータシステムリンク装置（以下ＣＡＬと称す
る）を示す。
おいて、ｘＬｚｊは電子計算機相互間の情報交換を行な
うコンビエータシステムリンク装置（以下ＣＡＬと称す
る）を示す。
かかる構成において％第１図で示し次場合と同じ＜ 、
ＣＩ’ｔＪ １ａｅ２＊の両系で機能を分担して走行し
ている運転モードを想定し、 ＣＰＵ １ｍ、２纂から
外部メ毫！Ｊ １ｇ、２ｃに対して、データを転送し食
除、異常を検出した場合の制御方法について説明する。
ＣＩ’ｔＪ １ａｅ２＊の両系で機能を分担して走行し
ている運転モードを想定し、 ＣＰＵ １ｍ、２纂から
外部メ毫！Ｊ １ｇ、２ｃに対して、データを転送し食
除、異常を検出した場合の制御方法について説明する。
今、仮にＣＰｏｌｍから外部メモリ２ｅ Ｋ対して、
データを転送する際に相手系バルクチャンネル基板１ｄ
−Ｂ、又は外部メモリ１ｅＫ障害が発生したとする。
データを転送する際に相手系バルクチャンネル基板１ｄ
−Ｂ、又は外部メモリ１ｅＫ障害が発生したとする。
この異常検出によりＣＰＵ１ａ系ａ、Ｃ３ｌａｊ→２ｊ
を介して相手系、即ちＣＰｏｌｍ系に対して、外部
メモリ２ｃのテスト指令を送出する。ＣＰＵ Ｚａ系は
、このテスト指令により、自系の外部メモリ２Ｃに対し
てテストデータの転送を行なう。このテストデータの転
送結果、即ち正常か又は異常を検出したのかの「応答メ
ツセージＪ ｔ ｃｓｙ、、２ｊ４ ｘｊ を介して
ＣＰＵ１ａ系に返送するｅ ＣＰｏｌｍ系は、 ＣＰＵ
２ａ系からの応答メツセージにより、「異常なし」の場
合には、バルクチャンネルＡｄ−Ｂの障害と判断しＣＰ
Ｕ１ａ系を停止させる。ＣＰＵ１ａ系の停止は、報知装
置１ｈにより割込装置２ｇを介してＣＰＵ２ａ ＩＩＡ
Ｋ伝達される。かくしてＣＰＵ２ａは、ＣＰＵ１ｍの
停止を検出し、ＣＰｏｌｍが分担していた機能を引継い
で全機能を分担することになる。
を介して相手系、即ちＣＰｏｌｍ系に対して、外部
メモリ２ｃのテスト指令を送出する。ＣＰＵ Ｚａ系は
、このテスト指令により、自系の外部メモリ２Ｃに対し
てテストデータの転送を行なう。このテストデータの転
送結果、即ち正常か又は異常を検出したのかの「応答メ
ツセージＪ ｔ ｃｓｙ、、２ｊ４ ｘｊ を介して
ＣＰＵ１ａ系に返送するｅ ＣＰｏｌｍ系は、 ＣＰＵ
２ａ系からの応答メツセージにより、「異常なし」の場
合には、バルクチャンネルＡｄ−Ｂの障害と判断しＣＰ
Ｕ１ａ系を停止させる。ＣＰＵ１ａ系の停止は、報知装
置１ｈにより割込装置２ｇを介してＣＰＵ２ａ ＩＩＡ
Ｋ伝達される。かくしてＣＰＵ２ａは、ＣＰＵ１ｍの
停止を検出し、ＣＰｏｌｍが分担していた機能を引継い
で全機能を分担することになる。
ＣＰＵ１ａ 系のバルクチャンネル１ｄ−Ｂを改修し光
俵、ＣＰＵ１ａ系をシステム、スタートすればＣＰＵ２
ａ系の外部メモリからデータがコピーされ正常に待棲モ
ードとして立ち上がれることに′＆る。
俵、ＣＰＵ１ａ系をシステム、スタートすればＣＰＵ２
ａ系の外部メモリからデータがコピーされ正常に待棲モ
ードとして立ち上がれることに′＆る。
また、応答メツセージが「異常あシ」の場合は外部メモ
リ２Ｃを障害と判断し停止指令装置１ｆＫより相手系、
即ち、ＣＰｏｌｍ系を停止させる。
リ２Ｃを障害と判断し停止指令装置１ｆＫより相手系、
即ち、ＣＰｏｌｍ系を停止させる。
ＣＰｏｌｍ系の停止は、報知装置２ｈＫより割込装置Ｉ
ｇを介してＣＰＵＩ ａ系に伝達され、ＣＰＵ１ａ系は
、Ｃｆ’ＵＺａ系が分担してい九機能を引継いで全機能
運転モードとなる。
ｇを介してＣＰＵＩ ａ系に伝達され、ＣＰＵ１ａ系は
、Ｃｆ’ＵＺａ系が分担してい九機能を引継いで全機能
運転モードとなる。
以上がこの発明の一実施例であるが、外部メモリの障害
発生時、相互の電子計算機間を結ぶＣ８Ｌを介して相手
系から外部メモリをアクセスさせ、その結果により外部
メ毫すそのものが正常か異常かを判断することによシ、
自系又は相手系を停止させるかを決定する方式を採用Ｃ
た事＃ｉ、従来の制御方法に比ベシステムの信頼性を一
段と向上させ九制御方式と云える。
発生時、相互の電子計算機間を結ぶＣ８Ｌを介して相手
系から外部メモリをアクセスさせ、その結果により外部
メ毫すそのものが正常か異常かを判断することによシ、
自系又は相手系を停止させるかを決定する方式を採用Ｃ
た事＃ｉ、従来の制御方法に比ベシステムの信頼性を一
段と向上させ九制御方式と云える。
なお、上記実施例においては、二重系電子計算機システ
ムを例にとって説明したが、本発明の実施はこれに限定
されるものではなく、３台以上の多重系システムについ
ても容易に適用できることは云うまでもない。
ムを例にとって説明したが、本発明の実施はこれに限定
されるものではなく、３台以上の多重系システムについ
ても容易に適用できることは云うまでもない。
第１図は従来の多重系電子計算機システムの概略構成図
、第２図は本発明の一実施例に係る多重系電子計算機シ
ステムの概略構成図である。 １ｍ、２ａ・・・中央演算処理装置、 ｌｂ、２ｂ・・・主記憶装置 ｌｃ、２ｅ ＠・・外部記憶装置 ｌｄ、２ｄ・・・高速入出力チャンネルｌ＠、２・・・
・高速パス Ｉｆ、２ｆ・・・停止指令装置 ’ｇｏζ・・・割込入力装置 ｌｈ、２ｈ・・・報知装置 １ｉ、２１・・・低速バス
、第２図は本発明の一実施例に係る多重系電子計算機シ
ステムの概略構成図である。 １ｍ、２ａ・・・中央演算処理装置、 ｌｂ、２ｂ・・・主記憶装置 ｌｃ、２ｅ ＠・・外部記憶装置 ｌｄ、２ｄ・・・高速入出力チャンネルｌ＠、２・・・
・高速パス Ｉｆ、２ｆ・・・停止指令装置 ’ｇｏζ・・・割込入力装置 ｌｈ、２ｈ・・・報知装置 １ｉ、２１・・・低速バス
Claims (1)
- 多重系を構成する複数の電子計算機と、前記各電子計算
機のプログラム実行結果によって得られ喪情報を各電子
計算機によってアクセス可能な外部記憶装置に記憶させ
る仁とＫより、相互の電子計算機が運転中の情報を夫々
転送し合いながら運転される多重系電子計算機システム
において、自系の電子計算機から他系の外部記憶装置を
アクセスするに際して障害検出がなされた場合に、前記
障害発生の外部記憶装置に対して試験的にアクセスさせ
るためのテスト指令を送出する手段と、前記テスト指令
を受けた電子計算機が前記外部記憶装置に対してアクセ
スした結果を応答する手段とを夫々そなえ、前記応答結
果を元にして外部記憶装置を構成する、どこの要素に障
害が存在するかを判定し、前記障害発生要素を有する電
子計算機系列を停止させることＫよシ、停止系列側の分
担していた機能を正常運転系列側の電子計算機に・、・
分担させることを特徴とする多重系電子計算機システム
、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112095A JPS5814267A (ja) | 1981-07-20 | 1981-07-20 | 多重系電子計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112095A JPS5814267A (ja) | 1981-07-20 | 1981-07-20 | 多重系電子計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814267A true JPS5814267A (ja) | 1983-01-27 |
Family
ID=14577989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112095A Pending JPS5814267A (ja) | 1981-07-20 | 1981-07-20 | 多重系電子計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814267A (ja) |
-
1981
- 1981-07-20 JP JP56112095A patent/JPS5814267A/ja active Pending
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