JPH04101255A - バスバックアップ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバスバックアップ機構に関し、特にシリアル通
信機構をアドレステータ制御の情報を伝達する並列バス
の障害発生時の情報伝達の代替バスとしての機能とシス
テム立ち上げ時の初期診断や障害発生時の情報伝達など
に、保守用の通信機構の機能を併用したバスバックアッ
プ機構に関する。

〔従来の技術〕

従来、この種のバスバックアップ機構は、バスを二重化
し片方のバスに障害が発生した場合は、予備のバスを使
用することによってシステムダウンを防いでいた。又、
システム立ち上げ時の切断診断や障害発生時の情報の伝
達や保守には並列バスやその予備のハスとは別系統の通
信機構を持っていた。

〔発明が解決しようとする課題〕

上述した従来の保守用の通信機構を持ち、並列バスの予
備を持たない情報処理システムては、いずれかのボード
並列バス又は並列バス間を接続する機構等の障害時に障
害の検出を行なうと共に障害箇所を切り離し、縮退運転
を行っていた。しかし、障害を起こした並列バス又は並
列バス間を接続する機構を隔てた並列バス上にあるいず
れかのホードにアクセスする必要がある場合は、システ
ム全体がダウンしてしまうという欠点があった。

それを補う為に並列バスの予備を持てば、一系統の並列
バスに障害が発生しても、予備のバスを使用することに
よりシステムタウンを防ぐことはできるが、ハードウェ
アが増大し、コストアップにつながるという欠点があっ
た。

〔課題を解決するための手段〕

本発明のバスバックアップ機構は、 主記憶装置と中央処理装置と入出力装置と前記装置に接
続されアドレス情報、データ情報及び制御情報を伝達す
る並列バスとシリアル通信線との２つの系統の情報伝達
径路を有する情報処理システムにおいて、前記各装置は
他装置との情報伝達径路である並列バスとシリアル通信
線のいずれかを選択して切換える手段を持ち、前記並列
バスとシリアル通信線とのうちいずれが一方の障害発生
時には他方の情報伝達径路を介してデータの授受を行っ
てシステムダウンを回避して構成される。

〔実施例〕

次に、本発明について図面を用いて説明する。

第１図は本発明の一実施例の構成を示すプロ・・！り図
で、本実施例を適用した情報処理システムの一部を示す
ものであり、第２図は本実施例に用いたＣＰＵの構成を
示すブロック図である。

ＣＰＵ１ａ・１ｂおよびメモリ５は並列バス２ａ〜２ｃ
に並列バスインターフェース２ｏで接続されており、並
列バス同士はそれぞれバス接続機ｍ３ａ・３ｂで直列に
接続されている。通常のＣＰＵ・メモリ間又はＣＰＵ同
士のデータの授受は並列バス２ａ〜２ｃを通じて行なう
。又ｃＰＵ１ａ・１ｂメモリ５はシリアル通信機構２３
を持っており、システム立ち上は時の詮断ハＸスの故障
等障害発生時にはシリアル通信線４を通して各ＣＰＵの
マイクロプロセッサ２２に障害発生割込み２８を出し、
相互に各ＣＵＰのステータスをメモリや他のＣＰＴＪに
送るなどにより、障害原因の識別の処理を行なう。

このシステムにおいて、バス接続機構３ａが故障した場
合を例にして、故障したバス接続機構３ａを回避し、並
列バス２ａ・２ｂ上のＣＰＵ１ａ・１ｂがデータのやり
とりを行なう処理の説明をする。

並列バス２ｂ上のＣＰＬｌｌ、ｂ及びバス２ｃ上のメモ
リ５とがデータ授受不能となったとき、ｃＰＵｌａ及び
並列バス２ａ上のＣＰＵ１ａと通信をできなくなったＣ
ＰＩＪ１６はそれぞれシリアル通信により、バス接続機
ｍ３ａの故障であることを認識する。ここで、ＣＰＵ１
ａ・１ｂ上のマイクロプロセッサ２２は、バスインター
フェース２゜に対してバス切換信号２４を出す。バス切
換信号２４を受は取ったバスインターフェース２ｏは、
それ以降バス接続機構３ａを介して行うアクセスのコマ
ンドをマイクロプロセッサ２２がら受は取った場合は、
自動的にバス接続機構３ａを回避した通信を行なう。

バス接続機構３ａを隔てたＣＰＵ１ａがらｃＰＵｌｂへ
のアクセスの場合、まずＣＰＵ１ａ上のマイクロプロセ
ッサ２２は通常のアクセスと同じくバスインターフェー
ス２ｏにコマンドを与える。バスインターフェース２ｏ
はそのコマンドをＣＰＵ１ｂに対するアクセスであると
認識すると、シリアルパラレル変換レジスタ２１にコマ
ンドを送る。コマンドはシリアルパラレル変換レジスタ
２１でシリアルデータに変換され、シリアル通信機構２
３からシリアル通信線４を通ってｃＰＬＪｌｂ上のシリ
アル通信機構２３に送られ、シリアルパラレル変換レジ
スタ２１で再びパラレルデータとなり、バスインタフェ
ース２ｏでＣＰＵＩｂに対するアクセスか並列バス２ｂ
上の他のボード又はバス接続機構３ｂに対するアクセス
がを識別する。ＣＰＵ１ｂに対するアクセスであっな場
合は通常並列バス２ｂを通じて送られたコマンドと同し
処理を行なう。又、ＣＰＵ１ａから並列バス２ｂ上のＣ
ＰＵ以外のボード又はバス接続機構３ｂに対するアクセ
スの場合は、コマンドを受は取ったＣＰＵ１６上のバス
インターフェース２０が代行して並列バス２ｂに対して
アクセスを行なつ この様にして、本発明ではシリアル通信機構を使って障
害発生箇所の回避を行なう。

〔発明の効果〕

以上説明した様に本発明は、シリアル通信機構をシステ
ム立ち上げ時の診断や保守等に用いるだけでなく並列バ
スの故障箇所を回避しデータの授受をソフトウェア的に
は通常と同様に行なうことによりバス接続機構や中継す
る並列バスの故障などの重大な障害時においてもシステ
ムダウンが防げるという効果とともに、並列バスが予備
をもたなくてよい為、信頼性を維持してハードウェアの
増大を防ぎ、その製造・保守コストをおさえることがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成含水すプロ・ツク図、
第２図は本実施例に用いたＣＰＵの構成を示すブロック
図である。 １　ａ　−１ｂ・ＣＰＵ、２ａ・２ｂ・２ｃ・・・並列
バス、３ａ・３ｂ・・・バス接続機構、４・・・シリア
ル通信線、５・・・メモリ、２０・・・ハスインターフ
ェース、２１・・・シリアルパラレル変換レジスタ、２
２・・・マイクロプロセッサ、２３・・・シリアル通信
機構、２４・・・バス切換信号、２５・・・内部バス、
２６・・・パラレルデータバス、２７・・・シリアルデ
ータ線、２８・・・障害発生割込み。

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置と中央処理装置と入出力装置と前記装置
   に接続されアドレス情報、データ情報及び制御情報を伝
   達する並列バスとシリアル通信線との２つの系統の情報
   伝達径路を有する情報処理システムにおいて、前記各装
   置は他装置との情報伝達径路である並列バスとシリアル
   通信線のいずれかを選択して切換える手段を持ち、前記
   並列バスとシリアル通信線とのうちいずれか一方の障害
   発生時には他方の情報伝達径路を介してデータの授受を
   行ってシステムダウンを回避する事を特徴とするバスバ
   ックアップ機構。 ２、システム立ち上げ時に初期診断を行い障害発生の場
   合は各ボードへの通知と、障害内容の報告と、各ボード
   の動作内容の引き取りと、データ伝達用のシリアル通信
   機構を併用して成ることを特徴とする請求項１記載のバ
   スバックアップ機構。