JPS58144923U - セツトリセツト形フリツプフロツプ回路 - Google Patents

セツトリセツト形フリツプフロツプ回路

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Publication number
JPS58144923U
JPS58144923U JP4087782U JP4087782U JPS58144923U JP S58144923 U JPS58144923 U JP S58144923U JP 4087782 U JP4087782 U JP 4087782U JP 4087782 U JP4087782 U JP 4087782U JP S58144923 U JPS58144923 U JP S58144923U
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JP
Japan
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circuit
output
output terminal
way
pulse input
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Application number
JP4087782U
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JPS633228Y2 (ja
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岩上 卓哉
太田 紀久
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NEC Corp
NTT Inc
Original Assignee
NEC Corp
Nippon Telegraph and Telephone Corp
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Publication date
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Granted legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来のセットリセット形フリップフロップ回路
の構成例を示す回路図、第2図は能動負荷又は電流源素
子を示す図、第3図はフリップフロップ回路の開放ルー
プ利得を説明する図、第4図は従来のセットリセット形
フリップフロップの入出力波形1を示す図、第5図は本
考案の1実施例を示す回路図、第6図は本考案のセット
リセット形フリップフロップの入出力波形を示す図、第
7図は本考案の他の実施例を示す回路図である。 図において101,102,104,105はノーマリ
・オン形GaAs  FET、  l Q Q、  l
 Q 3は2人力NOR回路、106はセットパルス入
力端子、107はリセットパルス入力端子、108は逆
相出力端子、109は正相出力端子、110゜111は
負荷抵抗、112,113はレベルシフト素子、114
,115は抵抗、300は従来のセットリセットフリッ
プフロップの開放ループ利得、301は本考案のセット
リセットフリップフロップの開放ループ利得、400は
セットパルス、401はリセットパルス、402は出力
アイ、403は出力パルス波形の重なり合い、500゜
505は2人力NORゲート、501,502゜506
.507はノーマリ・オン形GaAs  FET。

Claims (1)

    【実用新案登録請求の範囲】
  1. 互いのソース電極同士及び互いのドレイン電極同士が並
    列に接続された2個のノーマリ・オン形ガリウム砒素電
    界効果トランジスタ(GaAs  FET)から成り、
    一方(7)GaAs  FETのゲート電極をセットパ
    ルス入力端子とし互いに接続されたドレイン電極を出力
    端子(Q出力)とする第1の2人力NOR回路と、互い
    のソース電極同士及び互いのドレイン電極同士が並列に
    接続された2個のノーマリ・オン形GaAsFETから
    成り、一方のGaAsFETのゲート電極をリセットパ
    ルス入力端子とし、互いに接続されたドレイン電極を出
    力端子(Q出力)とする第2の2人力NOR回路と、前
    記第1の2人力NOR回路の出力端子と前記第2の2人
    力NOR回路の他方ノGAaSFETのゲート端子との
    間に接続された第1のレベルシフト回路と、前記第2の
    2人力NOR回路の出力端子と前記第1のNOR回路の
    他方のGaAs  FETのゲート電極との間に接続さ
    れた第2のレベルシフト回路と、前記第1の2人力NO
    R回路の出力端子と前記セットパルス入力端子との間に
    接続された第1の帰還抵抗回路と、前記第2の2人力N
    OR回路の出力端子と前記リセットパルス入力端子との
    間に接続された第2の帰還抵抗回路とを具備して成るセ
    ットリセット形フリップフロップ回路。
JP4087782U 1982-03-23 1982-03-23 セツトリセツト形フリツプフロツプ回路 Granted JPS58144923U (ja)

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JPS58144923U true JPS58144923U (ja) 1983-09-29
JPS633228Y2 JPS633228Y2 (ja) 1988-01-27

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