JPS58145231A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
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- JPS58145231A JPS58145231A JP57026079A JP2607982A JPS58145231A JP S58145231 A JPS58145231 A JP S58145231A JP 57026079 A JP57026079 A JP 57026079A JP 2607982 A JP2607982 A JP 2607982A JP S58145231 A JPS58145231 A JP S58145231A
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- inverter
- charging
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路において高い集積密度の得られる論理
ゲート回路に関するものである。
ゲート回路に関するものである。
従来、ＣＭＯ８集積回路では、第１図のｎチャネルｔ
形ＭＯ８ＦＥＴ （以下、 ｎＭＯ８Ｔと略す）とｐチ
ャネル形ＭＯ８ＦＥＴ （以下、ｐＭＯ８Ｔと略す）を
糾み合わせたペア形トランスミッションゲート（以下、
ＴＧと略す）に比べ、第２図のｎＭＯ８Ｔのみからなる
ｎチャネル形ＴＧは （ａｊ 構成素子数が小さいため回路の占有面積を小
さくできる。
形ＭＯ８ＦＥＴ （以下、 ｎＭＯ８Ｔと略す）とｐチ
ャネル形ＭＯ８ＦＥＴ （以下、ｐＭＯ８Ｔと略す）を
糾み合わせたペア形トランスミッションゲート（以下、
ＴＧと略す）に比べ、第２図のｎＭＯ８Ｔのみからなる
ｎチャネル形ＴＧは （ａｊ 構成素子数が小さいため回路の占有面積を小
さくできる。
（ｂ） ゲートの入力容量を小さくできるため配線の
抵抗分による遅延を小さくできる。
抵抗分による遅延を小さくできる。
等の長所を有しているものの、出力のノ・イレベルが入
力・・イレベルからｎＭＯ８Ｔのしきい値電圧（基盤効
果のためソースが接地されている場合より大きい）の分
だけ低下するので、ｎチャネル形ＴＧの出力がハイレベ
ルの場合、ゲートがＴＧ出力端子につながるｐＭＯ８Ｔ
を完全なカットオフ状態にいたらしめることができない
。このため、次段のＣＭＯＳゲートに定常的な貫通電流
が流れることになり静的な電力消費を生じさせるという
低消費電力を特徴とするＣＭＯ８回路では致命的な欠点
があった。なお、第１図、第２図で８はインバータ、１
０はＴＧｌｌｏｎはｎＭＯ８Ｔ、 １０ｐはｐＭＯ８Ｔ
、 ４０は入力端子、５０は出力端子、６０はＴＧの制
御端子である。
力・・イレベルからｎＭＯ８Ｔのしきい値電圧（基盤効
果のためソースが接地されている場合より大きい）の分
だけ低下するので、ｎチャネル形ＴＧの出力がハイレベ
ルの場合、ゲートがＴＧ出力端子につながるｐＭＯ８Ｔ
を完全なカットオフ状態にいたらしめることができない
。このため、次段のＣＭＯＳゲートに定常的な貫通電流
が流れることになり静的な電力消費を生じさせるという
低消費電力を特徴とするＣＭＯ８回路では致命的な欠点
があった。なお、第１図、第２図で８はインバータ、１
０はＴＧｌｌｏｎはｎＭＯ８Ｔ、 １０ｐはｐＭＯ８Ｔ
、 ４０は入力端子、５０は出力端子、６０はＴＧの制
御端子である。
また、ｐＭＯ８Ｔのみからなるｐチャネル形ＴＧの場合
についても上記ｎチャネル形ＴＧの場合と同様な欠点が
あった。
についても上記ｎチャネル形ＴＧの場合と同様な欠点が
あった。
本発明は、ＴＧをｎチャネル形かｐチャネル形のどちら
か一方の形のＦＥＴのみで構成した論理ゲート回路の的
記欠点を除去するため、ＴＧの出力に入力がつながる論
理ゲートと、その論理ゲートにゲートが、ＴＧの出力に
ドレインがそれぞれつながるところの、ＴＧに用いたＦ
ＥＴとは逆のチャネル形のＭＯ８Ｔとで構成した充電回
路によりＴＧの出力のハイレベルまたはロウレベルを入
力のそれと同レベルまで引き上げられまたは引き下げら
ねるようにしたもので、以下図面について詳細に訝明す
る。
か一方の形のＦＥＴのみで構成した論理ゲート回路の的
記欠点を除去するため、ＴＧの出力に入力がつながる論
理ゲートと、その論理ゲートにゲートが、ＴＧの出力に
ドレインがそれぞれつながるところの、ＴＧに用いたＦ
ＥＴとは逆のチャネル形のＭＯ８Ｔとで構成した充電回
路によりＴＧの出力のハイレベルまたはロウレベルを入
力のそれと同レベルまで引き上げられまたは引き下げら
ねるようにしたもので、以下図面について詳細に訝明す
る。
第３図は本発明を４人力１出力のマルチプレクサに応用
した例であって、１〜４は入カバソファ用のインバータ
、５は２０のｐＭＯ８Ｔとともに充電回路を形成するイ
ンバータ、６は出力バッファ用のインバータである。こ
こで、Ｉｐ、 ２ｐ’、 ：うｐ、４ｐ＋５ｐ、６ｐは
ｐＭＯ８Ｔ 、 Ｉｎ、 ２ｎ、 ３ｎ、 ４１．５ｎ
、 ６ｎ はｎＭＯ８Ｔである。まだ、１０ａ、
１０ｂ、 １０ｃ、 ］ＩＯｄｉｔ、それぞわＴＧとし
て動作するｎＭＯ８Ｔであり、３０はこれらのｎＭＯ８
Ｔのいずれか１つのゲートにのみハイレベルをその他に
はローレベルを供給スるテコーダである。４０ａ、 ４
０ｂ 、 ４０ｃ 、 ４０ｄはそれぞね入力端子であ
り、５０は出力端子である。６０ａ 、 ６１）ｂ ｌ
’ｉデコーダ３０を制御するだめの端子である。３５は
、電源端子で電圧■ＤＤの電源がつながる。３６は）接
地を意味する。なお、各ゲートの出力のノ１インベル・
ローレベルはそれぞれ次段のゲートの回路しきい値電圧
より高い電位・低い電位をいう。ＴＧヲ採用したマルチ
プレクサの基本動作原理は、１個のＴＧのみをオンとし
て、他はオフとして、オンのＴＧへの入力信号のみを出
力側に導くことである。従って、ＴＧ １０ａ〜１０ｂ
のいずれがオンの場合でも動作は変らないので、ＴＧｌ
ｏａのデートにノ・インベルＶ。Ｄが、ＴＧのゲー）
１０ｂ〜１０ｃにはローレベル０がそれぞれ加わり、Ｔ
Ｇｌｏ、のみオンとな−）ている場合について、回路の
動作を説明する。
した例であって、１〜４は入カバソファ用のインバータ
、５は２０のｐＭＯ８Ｔとともに充電回路を形成するイ
ンバータ、６は出力バッファ用のインバータである。こ
こで、Ｉｐ、 ２ｐ’、 ：うｐ、４ｐ＋５ｐ、６ｐは
ｐＭＯ８Ｔ 、 Ｉｎ、 ２ｎ、 ３ｎ、 ４１．５ｎ
、 ６ｎ はｎＭＯ８Ｔである。まだ、１０ａ、
１０ｂ、 １０ｃ、 ］ＩＯｄｉｔ、それぞわＴＧとし
て動作するｎＭＯ８Ｔであり、３０はこれらのｎＭＯ８
Ｔのいずれか１つのゲートにのみハイレベルをその他に
はローレベルを供給スるテコーダである。４０ａ、 ４
０ｂ 、 ４０ｃ 、 ４０ｄはそれぞね入力端子であ
り、５０は出力端子である。６０ａ 、 ６１）ｂ ｌ
’ｉデコーダ３０を制御するだめの端子である。３５は
、電源端子で電圧■ＤＤの電源がつながる。３６は）接
地を意味する。なお、各ゲートの出力のノ１インベル・
ローレベルはそれぞれ次段のゲートの回路しきい値電圧
より高い電位・低い電位をいう。ＴＧヲ採用したマルチ
プレクサの基本動作原理は、１個のＴＧのみをオンとし
て、他はオフとして、オンのＴＧへの入力信号のみを出
力側に導くことである。従って、ＴＧ １０ａ〜１０ｂ
のいずれがオンの場合でも動作は変らないので、ＴＧｌ
ｏａのデートにノ・インベルＶ。Ｄが、ＴＧのゲー）
１０ｂ〜１０ｃにはローレベル０がそれぞれ加わり、Ｔ
Ｇｌｏ、のみオンとな−）ている場合について、回路の
動作を説明する。
この場合、ＴＧ １０ｂ、 １０ｃ、 １０ｄはオフ状
態にあるので、回路の出力（インバータ６の出力）は４
０ａへの人力信号のみによって決まる。このため、回路
の動作は、次の４通りの場合について調べればよい。
態にあるので、回路の出力（インバータ６の出力）は４
０ａへの人力信号のみによって決まる。このため、回路
の動作は、次の４通りの場合について調べればよい。
（ａ）４０ａへの入力信号が・・インベル■。Ｄ一定の
場合 （ｂ） ４０ａへの人力信号がローレベル〇一定の場
合 ル０に遷移する場合 （ｄ） ４０ａへの入力信号が口２］−から・・イン
ベル■ＤＤに遷移ける場合 以下、これらの（ａｌ 、 （ｂ） 、 （ｃｌ 、
（ｄ）の場合の回路動作を詳述する。
場合 （ｂ） ４０ａへの人力信号がローレベル〇一定の場
合 ル０に遷移する場合 （ｄ） ４０ａへの入力信号が口２］−から・・イン
ベル■ＤＤに遷移ける場合 以下、これらの（ａｌ 、 （ｂ） 、 （ｃｌ 、
（ｄ）の場合の回路動作を詳述する。
（ａｊ ４ ｏ、への人力信号が７・イレベルｖＤＤ
一定の場合 この場合、インバーターの出力には入力の）・インベル
ｖＤＤが反転され、ローレベル０が現わ５− れており、オン状態のＴＧ １０ａを介してインノｚ−
夕５，６の人力もローレベル０になっている。
一定の場合 この場合、インバーターの出力には入力の）・インベル
ｖＤＤが反転され、ローレベル０が現わ５− れており、オン状態のＴＧ １０ａを介してインノｚ−
夕５，６の人力もローレベル０になっている。
従って、インバータ５．６の出力し１この人力が反転さ
れ４０ａへの入力信号と同じノ・イレールｖＤＤ怠 になっている。充電用のｐＭＯ８Ｔ２０ゲートにはハイ
レベルＶ。Ｄが入力されてオフになっているので、ＴＧ
の出力（１０ａ、 １０ｂ、 １０ｃ、 ＩＯｄの出力
）には影響を与えない。なお、回路内で定常的な電流は
流れないので、電力の消費はなし）。
れ４０ａへの入力信号と同じノ・イレールｖＤＤ怠 になっている。充電用のｐＭＯ８Ｔ２０ゲートにはハイ
レベルＶ。Ｄが入力されてオフになっているので、ＴＧ
の出力（１０ａ、 １０ｂ、 １０ｃ、 ＩＯｄの出力
）には影響を与えない。なお、回路内で定常的な電流は
流れないので、電力の消費はなし）。
（ｂ） ４０ａへの入力信号がローレベル（１一定の
場合 この場合、インバータ］の出力には人力のローレベル０
が反転され、ノ・インベルｖＤＤが現われており、オン
状態のＴＧ １０ａを介して５．６の人力もノ゛イレベ
ルになっている。このＴＧ出力のノ１インベルは、充電
用ｐＭＯ８Ｔ ２０をインノく一夕５を介してオンさせ
ているので、ＴＧｌｏａはｎＭＯ８Ｔであるにもかかわ
らずｐＭＯ８Ｔ ２０によって■ＤＤ まで引き上げ
られている。もちろんイン・（−夕６の出力は、ＴＧ出
力の）・インベルが反転され４０ａ６− ヘの人力信号と同じａ〜ンベル０が現われている。やは
り、回路内で定常的な電流のパスは形ル（）に遷移する
場合 この場合Ｎ ＰＭＯ８Ｔ １ ｐはオフからオン状態へ
ｎＭＯ８Ｔ］ｎはオンからオフ状態へ移るため、入力用
インバータ１の出方は上昇してローレベル側からハイレ
ベル側に移る。この人力バッファ用インバー、り１の出
力の変化に従い、ＴＧＩＯ８の出力もローレベル側から
ハイレベル側に移る。
場合 この場合、インバータ］の出力には人力のローレベル０
が反転され、ノ・インベルｖＤＤが現われており、オン
状態のＴＧ １０ａを介して５．６の人力もノ゛イレベ
ルになっている。このＴＧ出力のノ１インベルは、充電
用ｐＭＯ８Ｔ ２０をインノく一夕５を介してオンさせ
ているので、ＴＧｌｏａはｎＭＯ８Ｔであるにもかかわ
らずｐＭＯ８Ｔ ２０によって■ＤＤ まで引き上げ
られている。もちろんイン・（−夕６の出力は、ＴＧ出
力の）・インベルが反転され４０ａ６− ヘの人力信号と同じａ〜ンベル０が現われている。やは
り、回路内で定常的な電流のパスは形ル（）に遷移する
場合 この場合Ｎ ＰＭＯ８Ｔ １ ｐはオフからオン状態へ
ｎＭＯ８Ｔ］ｎはオンからオフ状態へ移るため、入力用
インバータ１の出方は上昇してローレベル側からハイレ
ベル側に移る。この人力バッファ用インバー、り１の出
力の変化に従い、ＴＧＩＯ８の出力もローレベル側から
ハイレベル側に移る。
ｐＭＯ８Ｔ ５ｐ、 ６ｐもオンからオフ状態へ、ｎ
ＭＯ８Ｔ５ｎ、 ６１１ もオフからオン状態へ移り
、ＴＧｌｏａの出力が充電回路用インバータ５、出カバ
ソファ用インバータ６の回路しきい値電圧を越えるとこ
ｔらの回路５，６の出力はハイレベル側からローレベル
側に変わり、充電回路用インバータ５の出力はｐＭＯ８
Ｔ２０をｔｙさせる。ｐＭＯ８Ｔ ２０がない場合には
、Ｔｏｌｏａの出力ハイレベルはｎＭＯｓＴのしきい値
電圧（基盤効果のため、ンースが０に接地されている場
合より大きい）分、ＶＤＤよシ少くとも低下するが、充
電用ｐ ＭＯＳ Ｔ ２（１があるとＴＧＩＱａの出力
がｎＭＯｓＴのしきい値電圧分低下した状態で、充電回
路用インバータ５の出力がローレベル側に移り充電用ｐ
ＭＯ５Ｔ２０をオンさせることができる条件（条件Ａ）
のもとでは、充電用ｐＭＯ８Ｔ ２０により、ＴＧ Ｉ
Ｏａ ノｔｆｊカはほぼｖＤＤまで充電される。充電用
ｐＭＯ８Ｔ２０がない場合には、ＴＧｌＯａの出力ハイ
レベル１がＶＩ）Ｄより低いためｐＭＯ８Ｔ ５ｐ、
６ｐが十分カッ１４ンされないので、インバータ５，６
に貫通電流が流れ定常的に電りを消費する問題が／１１
゛るが、充電用ｐＭＯ８Ｔ ２０がある場合には、ＴＧ
Ｉｏａの出力ハイレベルは５ｐ、６ｐがほぼ完全にｈノ
ド第１ フされるＶＤＤまで上昇するのでこの問題は
解決される。
ＭＯ８Ｔ５ｎ、 ６１１ もオフからオン状態へ移り
、ＴＧｌｏａの出力が充電回路用インバータ５、出カバ
ソファ用インバータ６の回路しきい値電圧を越えるとこ
ｔらの回路５，６の出力はハイレベル側からローレベル
側に変わり、充電回路用インバータ５の出力はｐＭＯ８
Ｔ２０をｔｙさせる。ｐＭＯ８Ｔ ２０がない場合には
、Ｔｏｌｏａの出力ハイレベルはｎＭＯｓＴのしきい値
電圧（基盤効果のため、ンースが０に接地されている場
合より大きい）分、ＶＤＤよシ少くとも低下するが、充
電用ｐ ＭＯＳ Ｔ ２（１があるとＴＧＩＱａの出力
がｎＭＯｓＴのしきい値電圧分低下した状態で、充電回
路用インバータ５の出力がローレベル側に移り充電用ｐ
ＭＯ５Ｔ２０をオンさせることができる条件（条件Ａ）
のもとでは、充電用ｐＭＯ８Ｔ ２０により、ＴＧ Ｉ
Ｏａ ノｔｆｊカはほぼｖＤＤまで充電される。充電用
ｐＭＯ８Ｔ２０がない場合には、ＴＧｌＯａの出力ハイ
レベル１がＶＩ）Ｄより低いためｐＭＯ８Ｔ ５ｐ、
６ｐが十分カッ１４ンされないので、インバータ５，６
に貫通電流が流れ定常的に電りを消費する問題が／１１
゛るが、充電用ｐＭＯ８Ｔ ２０がある場合には、ＴＧ
Ｉｏａの出力ハイレベルは５ｐ、６ｐがほぼ完全にｈノ
ド第１ フされるＶＤＤまで上昇するのでこの問題は
解決される。
（ｄ） ４０ ａへの入力信号がローレベル０がらハ
イレベルｖＩ）Ｄに遷移する場合 この場合には、ｐＭＯ８Ｔ ｌｐがオンからオフ状態に
ｎＭＯｓＴ ｌｎがオフからオン状態に移る。しか（Ｒ
１→ｕ−ｒ ＋Ｒｃ ）］がインバータ５の回路しきい
値電圧ｖＴ５ より小さいという条件（条件Ｂ）が成
立する場合には、ＴＧｌｏａの出力レベルはハイレベル
側からローレベル側に低下し、ＰＭＯ８Ｔ ５ｐはオフ
からオン状態へ、 ｎＭＯｓＴ ５ｎはオンからオフ
状態へそれぞれ向かい、充電回路用インバータ５の出力
はローレベル側からハイレベル側に向かう。この結果、
ｐＭＯ８Ｔ２０がオンからオフ状態に移るため、ＴＧｌ
ｏａの出力レベルはますます低Ｆし、これか充電回路用
インバータ５の出力レベルをさらに上げるため、充電用
ｐＭＯ８Ｔ２０はほぼ完全にカットオフされる。結局、
入カバソファ用インバータ１およびＴＧＩＯ，の出力は
ローレベルＯとなり、充電回路用インバータ５の出力は
バインベル■ＤＤトナル。
イレベルｖＩ）Ｄに遷移する場合 この場合には、ｐＭＯ８Ｔ ｌｐがオンからオフ状態に
ｎＭＯｓＴ ｌｎがオフからオン状態に移る。しか（Ｒ
１→ｕ−ｒ ＋Ｒｃ ）］がインバータ５の回路しきい
値電圧ｖＴ５ より小さいという条件（条件Ｂ）が成
立する場合には、ＴＧｌｏａの出力レベルはハイレベル
側からローレベル側に低下し、ＰＭＯ８Ｔ ５ｐはオフ
からオン状態へ、 ｎＭＯｓＴ ５ｎはオンからオフ
状態へそれぞれ向かい、充電回路用インバータ５の出力
はローレベル側からハイレベル側に向かう。この結果、
ｐＭＯ８Ｔ２０がオンからオフ状態に移るため、ＴＧｌ
ｏａの出力レベルはますます低Ｆし、これか充電回路用
インバータ５の出力レベルをさらに上げるため、充電用
ｐＭＯ８Ｔ２０はほぼ完全にカットオフされる。結局、
入カバソファ用インバータ１およびＴＧＩＯ，の出力は
ローレベルＯとなり、充電回路用インバータ５の出力は
バインベル■ＤＤトナル。
９−
以上の動作から明らかなように、人カイ、１号がローレ
ベル０からハイレベルＶＤＤに遷移する場合にハ、入カ
バッンア用インパーク】の出力がハイレベルからローレ
ベルに移りｎＭＯｓＴ １１がオンとなっても、伝搬遅
延が原因で充電用ｐＭＯ８Ｔ２ｆ＋は即座にはオフとは
ならない。このため、過渡的に２０゜１０ａ、 Ｉｎ
を経由して貫通電流が流れる。これが原因で生じる動
的な電力消費を低減するには、貫通電流を減らすように
充電用ｐＭＯ８Ｔ ２０のオン抵抗を大きくすることが
有効である。また、これは条件Ｂを満たすのにも必要で
ある。しかり、、（ｃ）の場合にその分充電用ｐＭＯ８
Ｔ ２０の充電能力が低下するので極端にオン抵抗を大
きくすることは好ましくない。従って臂充電用ｐＭＯ８
Ｔ２０のオン抵抗の設定は回路設計−にのキーポイント
となる。なお、条件Ａは通常のＣＭＯ８ではＴＧＩＯ，
のハイレベルはしきい値電圧分低下してもｖＤＤ／２よ
りは大きく、インバータ５のしきい値電圧を■ＤＤ／２
より若干低く設定することにより容易に満足することが
できる。
ベル０からハイレベルＶＤＤに遷移する場合にハ、入カ
バッンア用インパーク】の出力がハイレベルからローレ
ベルに移りｎＭＯｓＴ １１がオンとなっても、伝搬遅
延が原因で充電用ｐＭＯ８Ｔ２ｆ＋は即座にはオフとは
ならない。このため、過渡的に２０゜１０ａ、 Ｉｎ
を経由して貫通電流が流れる。これが原因で生じる動
的な電力消費を低減するには、貫通電流を減らすように
充電用ｐＭＯ８Ｔ ２０のオン抵抗を大きくすることが
有効である。また、これは条件Ｂを満たすのにも必要で
ある。しかり、、（ｃ）の場合にその分充電用ｐＭＯ８
Ｔ ２０の充電能力が低下するので極端にオン抵抗を大
きくすることは好ましくない。従って臂充電用ｐＭＯ８
Ｔ２０のオン抵抗の設定は回路設計−にのキーポイント
となる。なお、条件Ａは通常のＣＭＯ８ではＴＧＩＯ，
のハイレベルはしきい値電圧分低下してもｖＤＤ／２よ
りは大きく、インバータ５のしきい値電圧を■ＤＤ／２
より若干低く設定することにより容易に満足することが
できる。
−１０＝
第３図の回路の具体的な設８１結果として、チャネル幅
とチャネル長の比Ｗ／Ｌのそれぞれの値を土の表に示す
。充電用ｐＭＯ８Ｔ ２０のＷ／Ｌは貫通電流を／ｊ・
さくするために他のＭＯ８Ｔの１１５以下に設定してい
る。なお、回路シミュレーションにより、ｐＭＯ８Ｔ２
０を流れる過渡的な貫通電流による消費電力はこの場合
それ以外の原因による動的消費電力の数チであることを
確認している。また、速度性能もペア形ＴＧと同等であ
ることを確認している。ｐＭＯ５Ｔがないにもかかわら
ず速度性能がぺ′ｆ形に比べ低下しないのは、ｐＭＯ５
ＴがないだめＴＧのソース・ドレインの容量が半減する
ことと、インバータ６のしきい値電圧をｖＤＩｙ／２よ
シ低く設定し７ているためｐＭＯ８Ｔのないことにより
ＴＧ比出力■ｏＤ／２を越えてからの立上がり速度が悪
化しても遅延時間にはあまり影響しないからである。
とチャネル長の比Ｗ／Ｌのそれぞれの値を土の表に示す
。充電用ｐＭＯ８Ｔ ２０のＷ／Ｌは貫通電流を／ｊ・
さくするために他のＭＯ８Ｔの１１５以下に設定してい
る。なお、回路シミュレーションにより、ｐＭＯ８Ｔ２
０を流れる過渡的な貫通電流による消費電力はこの場合
それ以外の原因による動的消費電力の数チであることを
確認している。また、速度性能もペア形ＴＧと同等であ
ることを確認している。ｐＭＯ５Ｔがないにもかかわら
ず速度性能がぺ′ｆ形に比べ低下しないのは、ｐＭＯ５
ＴがないだめＴＧのソース・ドレインの容量が半減する
ことと、インバータ６のしきい値電圧をｖＤＩｙ／２よ
シ低く設定し７ているためｐＭＯ８Ｔのないことにより
ＴＧ比出力■ｏＤ／２を越えてからの立上がり速度が悪
化しても遅延時間にはあまり影響しないからである。
第４図は本発明を２人力１出力の一ンルチルクサに応用
した例であり、５′は第３図の５，６を兼ねるインバー
タ、５″は５ｆ：兼ねる論理（ＮＡＮＤ）ゲート、７は
デコークの役割を果たすイン・９−タ４四、４０らはＴ
Ｇの入力端子、４５は論理クー１５″への入力端子、６
０′はマルチプレクサの制御用端子である。第４図（ａ
）は充電回路のインノ（−夕と出力バッファ用のインバ
ータを共用させた例である。
した例であり、５′は第３図の５，６を兼ねるインバー
タ、５″は５ｆ：兼ねる論理（ＮＡＮＤ）ゲート、７は
デコークの役割を果たすイン・９−タ４四、４０らはＴ
Ｇの入力端子、４５は論理クー１５″への入力端子、６
０′はマルチプレクサの制御用端子である。第４図（ａ
）は充電回路のインノ（−夕と出力バッファ用のインバ
ータを共用させた例である。
この例では素子数は通常のれチャネル形ＴＧで構成する
場合に比べｐＭＯ８Ｔ ２０が１個増加しているのみで
ある。また、入カッ２ツファ用のイン・〈−りを省いて
いるが、入力端子４０’、 、 ４％ 、 ４（１’、
がつながるＴＧの前段のゲートは前記の条件Ｂを満足で
きるものを用いる必要がある。ところで、充電回路を付
加した場合静的な電力を消費しな１．７）条件力；、Ｔ
Ｇの出力がローレベルの場合に、ｐＭＯ８Ｔ ２０が」
−フしていること、すなわちｐＭＯ８Ｔ ２０のｙ−ト
ヘハイレベルが人力されていることであることは充電回
路の動作から明らかでおるが、このことがら論理ゲート
５′ としてはインバータでなくトモよい。第４図６）
はインバータではなく２人力ＮＡＮＤ５″を用いた例で
ある。ただし、ＮＡＮＤはハイレベルが論理値１、ロー
レベルが論理値０に対応することを前提とした表現であ
る。この例では、ＴＧの出力と４５への人力との論理を
直接とることかり能になっている。なお、この場合、Ｔ
Ｇの出力がハイレベルでも入力端子４５への人力がロー
レベルであわば、５″の出力はノ・インベルでｐＭＯ８
Ｔ２０ハオノされず、ＴＧのハイレベル出カバｖＤＤ壕
で引きトげられないが、ＮＡＮＤ ５”を構成するｎＭ
Ｏ８Ｔの１つがオフになっているので、ＴＧの出カッ・
イしベルが低いことによりＮＡＮＤ ５″を構成するｐ
ＭＯ８Ｔの１つが完全にオフにならなくともＮＡＮＤ
５″には貫通電流は流れない。
場合に比べｐＭＯ８Ｔ ２０が１個増加しているのみで
ある。また、入カッ２ツファ用のイン・〈−りを省いて
いるが、入力端子４０’、 、 ４％ 、 ４（１’、
がつながるＴＧの前段のゲートは前記の条件Ｂを満足で
きるものを用いる必要がある。ところで、充電回路を付
加した場合静的な電力を消費しな１．７）条件力；、Ｔ
Ｇの出力がローレベルの場合に、ｐＭＯ８Ｔ ２０が」
−フしていること、すなわちｐＭＯ８Ｔ ２０のｙ−ト
ヘハイレベルが人力されていることであることは充電回
路の動作から明らかでおるが、このことがら論理ゲート
５′ としてはインバータでなくトモよい。第４図６）
はインバータではなく２人力ＮＡＮＤ５″を用いた例で
ある。ただし、ＮＡＮＤはハイレベルが論理値１、ロー
レベルが論理値０に対応することを前提とした表現であ
る。この例では、ＴＧの出力と４５への人力との論理を
直接とることかり能になっている。なお、この場合、Ｔ
Ｇの出力がハイレベルでも入力端子４５への人力がロー
レベルであわば、５″の出力はノ・インベルでｐＭＯ８
Ｔ２０ハオノされず、ＴＧのハイレベル出カバｖＤＤ壕
で引きトげられないが、ＮＡＮＤ ５”を構成するｎＭ
Ｏ８Ｔの１つがオフになっているので、ＴＧの出カッ・
イしベルが低いことによりＮＡＮＤ ５″を構成するｐ
ＭＯ８Ｔの１つが完全にオフにならなくともＮＡＮＤ
５″には貫通電流は流れない。
以」二、ｎチャネル形ＴＧについて述べてきたが、本発
明はｐＭＯ８Ｔのみで構成されたｐチャネル形ＴＧにも
適用できる。ただし回路構成は相補的なイ、のとなる。
明はｐＭＯ８Ｔのみで構成されたｐチャネル形ＴＧにも
適用できる。ただし回路構成は相補的なイ、のとなる。
第５図はその一例を示すもので、第４図（ｂ）に対応す
る回路である。具体的な変更点は１３− 第４図６）のｐＭＯ８Ｔ２０の代りにＩＭ□ＳＴ ２（
Ｊ’を用い、そのソースが接地されること、第４図（ｂ
）のＮＡＮＤゲート５″の代りにＮＯＲゲート５″を用
いること等である。
る回路である。具体的な変更点は１３− 第４図６）のｐＭＯ８Ｔ２０の代りにＩＭ□ＳＴ ２（
Ｊ’を用い、そのソースが接地されること、第４図（ｂ
）のＮＡＮＤゲート５″の代りにＮＯＲゲート５″を用
いること等である。
以上説明したように、本発明は出力が０〜ｖＤＤまでの
電源電圧いっばいに振れるｎチャイ・ル形あるいはｐチ
ャネル形ＴＧを数素イ以下の追加により実現するので、
従来ｎチャネル形ＴＧあるし）けｐチャネル形ＴＧの次
段に位置するＣＭＯ８ｒ’ −トがハイあるいはローレ
ベルが不十分なため貫通電流により静的に消費していた
電力を無くｔことができる。従って、ＣＭＯ８集積回路
に本発明を適用することにより、従来用いていたペア形
ＴＧをより構成素子数の少いｎチャネル形あるいはｐチ
ャネル形に置換できるので、チンププイズを低減できる
ばかりか、ＴＧの人力容量が低減し配線遅延が減少する
という利点が生じる。
電源電圧いっばいに振れるｎチャイ・ル形あるいはｐチ
ャネル形ＴＧを数素イ以下の追加により実現するので、
従来ｎチャネル形ＴＧあるし）けｐチャネル形ＴＧの次
段に位置するＣＭＯ８ｒ’ −トがハイあるいはローレ
ベルが不十分なため貫通電流により静的に消費していた
電力を無くｔことができる。従って、ＣＭＯ８集積回路
に本発明を適用することにより、従来用いていたペア形
ＴＧをより構成素子数の少いｎチャネル形あるいはｐチ
ャネル形に置換できるので、チンププイズを低減できる
ばかりか、ＴＧの人力容量が低減し配線遅延が減少する
という利点が生じる。
第１図はペア形ＴＧの基本回路図、第２図は従来のｎチ
ャネル形ＴＧの基本回路図、第３図は本 １４− 発明を適用した４人力】出力のマルチプレクサの回路図
、第４図は本発明の他の実施例の回路図、第５図はｐチ
ャネル形ＴＧに本発明を適用した例の回路図である。 １、２．３．４ ・・・・・・・・人カバソファ用イ
ンバータ、５・・・・・・・・・充電回路用インバータ
、 ６・・・・・・・・・出力バッファ用インバータ、
５′ ・・・・・・・ ５，６を兼ねるインバータ、５
″・・・・・・・・・５を兼ねる２人力ＮＡＮＤ 。 ５″′・・・・・・・ ５を兼ねる２人力ＮＯＲ，７・
・・・・・・・デコーダ用インバータ、 ８・・・・・
・・制御信号反転用インバータ、１０・・・・・・・・
・ トランスミソンヨンゲート（ＴＧ）、１０ａ、１０
ｂ、１０ｃ、１０ｄ −・−ＴＧ （ｎＭＯ８Ｔ）、１
０Ｑ、］（ＩＱ ・・・・・・・・ ＴＧ（ｐＭＯ８Ｔ
）、 ｌｐ 、２ｐ、３ｐ、４ｐ、５ｐ。 ６ｐ、ｌ０ｐ−ｐＭＯ８Ｔ１１１，２ｎ、３ｎ、４ｎ、
５ｎ、６ｎ、１０ｎ・・・・・・・ｎＭＯ８Ｔ 、
２０・・・・・・・・・充電用ｐＭＯ８Ｔ １２０′
・・・・・・・・・充電用ｎＭＯ８Ｔ 、 ３５・・
・・・・・ 電源端子（ｖＤＤが加わる。）、３６ ・
・・・・・・・・接地信号、４（１，４０ａ、４０１）
、４０ｃ、４０，１．４％ 、４％ −”・・ 入力端
子、５（）・・・・・・・・・出力端子、３０・・・・
・・・・ デコーダ回路、６０・・・・・・・・・ＴＧ
制御端子、６０１．６０ｂ、６σ・・・・・・・・・マ
ルチプレクサ制御端子。
ャネル形ＴＧの基本回路図、第３図は本 １４− 発明を適用した４人力】出力のマルチプレクサの回路図
、第４図は本発明の他の実施例の回路図、第５図はｐチ
ャネル形ＴＧに本発明を適用した例の回路図である。 １、２．３．４ ・・・・・・・・人カバソファ用イ
ンバータ、５・・・・・・・・・充電回路用インバータ
、 ６・・・・・・・・・出力バッファ用インバータ、
５′ ・・・・・・・ ５，６を兼ねるインバータ、５
″・・・・・・・・・５を兼ねる２人力ＮＡＮＤ 。 ５″′・・・・・・・ ５を兼ねる２人力ＮＯＲ，７・
・・・・・・・デコーダ用インバータ、 ８・・・・・
・・制御信号反転用インバータ、１０・・・・・・・・
・ トランスミソンヨンゲート（ＴＧ）、１０ａ、１０
ｂ、１０ｃ、１０ｄ −・−ＴＧ （ｎＭＯ８Ｔ）、１
０Ｑ、］（ＩＱ ・・・・・・・・ ＴＧ（ｐＭＯ８Ｔ
）、 ｌｐ 、２ｐ、３ｐ、４ｐ、５ｐ。 ６ｐ、ｌ０ｐ−ｐＭＯ８Ｔ１１１，２ｎ、３ｎ、４ｎ、
５ｎ、６ｎ、１０ｎ・・・・・・・ｎＭＯ８Ｔ 、
２０・・・・・・・・・充電用ｐＭＯ８Ｔ １２０′
・・・・・・・・・充電用ｎＭＯ８Ｔ 、 ３５・・
・・・・・ 電源端子（ｖＤＤが加わる。）、３６ ・
・・・・・・・・接地信号、４（１，４０ａ、４０１）
、４０ｃ、４０，１．４％ 、４％ −”・・ 入力端
子、５（）・・・・・・・・・出力端子、３０・・・・
・・・・ デコーダ回路、６０・・・・・・・・・ＴＧ
制御端子、６０１．６０ｂ、６σ・・・・・・・・・マ
ルチプレクサ制御端子。
Claims (1)
- トランスミッションゲートをｎチャネル形カｐチャネル
形のどちらか一方の形のＦＥＴのみで構成した論理ゲー
ト回路において、該トランスミッションゲートの出力端
子を充電する手段として、前記トランスミッンヨンゲー
トの出力端子に入力端子の１つがつながる論理ゲートヒ
、該論理ゲートの出力端子にゲートが、前記トランスミ
ッションケートの出力端子にドレインがそれぞれつなが
る前記トランスミッションゲートに用いたＦＥＴとは逆
のチャネルの形のＦＥＴとからなる回路を備えている論
理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026079A JPS58145231A (ja) | 1982-02-22 | 1982-02-22 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026079A JPS58145231A (ja) | 1982-02-22 | 1982-02-22 | 論理ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145231A true JPS58145231A (ja) | 1983-08-30 |
Family
ID=12183624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57026079A Pending JPS58145231A (ja) | 1982-02-22 | 1982-02-22 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038924A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | Ｃｍｏｓセレクタ回路 |
| JPS61161826A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 相補型ｍｉｓｆｅｔを用いたラツチ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501630A (ja) * | 1973-05-04 | 1975-01-09 |
-
1982
- 1982-02-22 JP JP57026079A patent/JPS58145231A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501630A (ja) * | 1973-05-04 | 1975-01-09 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038924A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | Ｃｍｏｓセレクタ回路 |
| JPS61161826A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 相補型ｍｉｓｆｅｔを用いたラツチ回路 |
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