JPS5814610A - プツシユプル増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＢ級プッシュプル増幅器に関し、特にノンスイ
ッチング型のＢ級プツシニブル増幅回路に関するもので
ある。

オーディオパワーアンプの１例である５ＥＰＰ（シング
ルエンデツドプッシュプル）増幅器においては、出力パ
ワ一段の１対の増幅用トランジスタの出力を共通接続し
て共通負荷を信号の正負に応じてプッシュプル駆動する
ものであるが、特にＢ級増幅器にあっては信号の正負に
応じて出力増幅素子のいずれか一方をオフとする関係上
、オンオフ動作に伴う少数キャリヤの蓄積効果によシ動
作速度が低下すると共にスイッチング歪を招来する。

従って、本発明の目的は８級アンプの高効率を維持しク
クスイッチング動作をなくして高速動作を可能とすると
共にスイッチング歪をなくしたプッシュプル増幅器を提
供することを目的としている。

本発明によるプッシュプル増幅器は、１対の出力増幅素
子のうち正側入力信号を増幅する素子の制御入力電圧の
増減にそれぞれ応じて一減（又は減増）する電流を発生
する第１の電流発生手段と、１対の出力増幅素子のうち
負側入力信号を増幅する素子の制御入力電圧の増減にそ
れぞれ応じて減増（又は増減）する電流を発生する第２
の電流発生手段と、第１及び第２の電流発生手段の出力
電流の減少をそれぞれ検出して各減少出力電流を所定値
に制限する第１及び第２の電流制限手段とを含み、これ
ら第１及び第２の電流発生手段の両出力電流を１対の出
力増幅素子の制御入力間バイアス回路へ供給するように
したことを特徴としている。

以下に本発明を図面を用いて説明する。

第１図は本発明の実施例の回路図であり、１は電圧増幅
回路であり％＆は入力抵抗を示し、またＲＢ、ＲＣは回
路出力ＯＵＴを帰還する負帰還回路のだめの抵抗である
。増幅回路ｌの出力は電力増幅回路３の１対の増幅トラ
ンジスタＱ１．Ｑ２のベース制御入力間に設けられたバ
イアス回路２の中点に印加される。このバイアス回路２
は例えばダイオードと抵抗との直列接続回路より成って
おり、とのバイアス回路２への直流電流により出力トラ
ンジスタＱｌｌ　Ｑ２の無信号時のアイドル電流が決定
される。トランジスタＱ１．　Ｑ２は互いにコンプリメ
ンタリな素子であって、両エミッタ出力が抵抗Ｒ１゜Ｒ
２を夫々介して共通負４Ｒｔ、をプツシ−プル駆動する
ものである。

正側信号の増幅をなすＮＰＮ　）ランジスタＱ１のペー
ス制御入力電圧を検出すべく抵抗Ｒ３とＮＰＮトランジ
スタＱ３とが設けられておシ、このトランジスタＱ３の
コレクタ電流を抵抗Ｒ５に供給せしめ。

この抵抗Ｒ５の電圧降下をＮＰＮ　）ランジスタＱ５の
ベースにより検出して基準電圧源Ｅ１を介してカレン上
ミラー、回路４０入力電流としている。このカレントｂ
−回路４により当該入力電流工１を転送してバイアス回
路２へ流出供給するようにしてい　　　　　。

る０ また、負側信号の増幅をなすＰＮＰ）ランジスタＱ２の
ベース制御入力電圧を検出すべく抵抗Ｒ４とＰＮＰ）ラ
ンジスタＱ４とが設けられており、このトランジスタＱ
４のコレクタ電流を抵抗Ｒ６に供給せしめ、この抵抗Ｒ
５の電圧降下をＰＮＰ　）ランジスタＱ１ｏのベースに
より検出して基準電圧源叱を介してカレントミラー回路
５への入力電流工２としている。このカレントミラー回
路５によシ当該入力電流工２を転送してバイアス回路２
へ供給するようにしている。

更に、弾抗Ｒ５の両端には基準電圧源Ｅ３と一方向性ダ
イオードＤｉとの直列回路６が設けられており、抵抗Ｒ
５の電圧降下を一定値であるＥａ　＋　ＶＤＩ　（ＶＤ
ＩはダイオードＤｌの順方向電圧）にクランプする。

また、抵抗＆の両端にも基準電圧源Ｅ４とダイオードＤ
２との直列回路７が設けられており、同様に抵抗＆の電
圧降下をＥ４＋ＶＤ２　　なる一定値にクランプしてい
る。

か＼る構成において、トランジスタｑの制御入力が正と
なって出力ＯＵＴが正側に振れて負荷＆５にアイドル電
流Ｉｏの略２倍以上の電流が流れる場合を考える。この
時、出力トランジスタのうち負側トランジスタＱ２はカ
ットオ状態へ移行ｔようとするから、トランジスタＱ２
のＶＢＥ（ベース・エミッタ間電圧）及び抵抗Ｒ２の両
端電圧は減少する。それに伴ってトランジスタりに並列
接続された検出用トランジスタＱ４もカットオフへ近づ
き、トランジスタＱ４のコレクタ抵抗Ｒ６の電圧降下が
減少する。よってトランジスタＱｌｏに流れる電流が増
大するから、この増大電流Ｉ２がカレントミラー回路５
によりバイアス回路２へそのま＼転送されて、バイアス
回路２のバイアス電流を増大せしめ出力トランジスタＱ
１．Ｑ２のペース間バイアスを増大するよう動作する。

一方、トランジスタＱ１には出力電流に応じた負荷電流
が流れるから、そのｖＢＥ及び抵抗Ｒ１の電圧降下が増
加し、よって並列接続されたトランジスタφの電流も増
加する。そのため抵抗Ｒ５の電圧降下が増大してトラン
ジスタもの電流が減少する。

トランジスターの電流は、カレントミラー回路４により
そのまま転送されてバイアス回路２へ流れ１、これに流
れる電流１１を減少するよう作用するから、トランジス
タＱ１．　Ｑ２のベース間バイアスを減少するよう動作
する。しかしながら、抵抗Ｒ５における電圧降下は、制
限回路６により制限されるからＥａ　＋　ＶＤＩ　　の
一定値でクランプされる。従って、カレントミラー回路
４の出力電流工１は一定値以下には減少せず所定値に落
ちつくことになる。

ところが、トランジスタＱ４の負荷抵抗Ｒ６の電圧降下
は減少する方向には回路７によっては何等制限を受けな
いので、更に減少してカレントミラー回路５の出力電流
Ｉ２を増大せしめてバイアス回路２のバイアス電圧が増
大し、出力トランジスタＱ２がオンとなる。こ＼で、更
にバイアス電圧が増大して出力トランジスタＱ２のオン
電流が増加しようとすると、今度は制限回路７により抵
抗＆の電圧降下が制限されることになシ、よってカレン
トミラー回路５の電流Ｉ２は一定になってバイアス電圧
の増加は停止することになる。このように、トランジス
タＱ１．Ｑ２のペース制御入力電圧が上昇して出力ＯＵ
Ｔが正に振れて負荷電流が増大しても、トランジスタＱ
２には常に一定のアイドル電流が流れ続けるよう制御さ
れて、出力トランジスタものカットオフ状態への移行は
防止される。

逆に、両出力トランジスタＱｔ＋　Ｑ２のペース制御入
力電圧が下降して出力ＯＵＴが負に振れる場合には、カ
レントミラー回路５の出力電流工２の減少が制限回路７
により一定値に抑えられると共に、カレントミラー回路
４の出力電流工１が増大してバイアス電圧を増大せしめ
、トランジスタＱ１をオン状態に制御し、オンになった
後は制限回路６によりカレントミラー回路４の出力電流
工１を一定値に開俵するから、この場合もトランジスタ
Ｑ１に一定のアイドル電流が流れる。

第２図は第１図の回路の具体例を示す図であり、第１図
と同等部分は同一符号により示されている。

バイアス回路２はダイオードＤ９、抵抗Ｒ１７＋　Ｒｔ
ｓ及びダイオードＤｌｏがこの順に直列接続された回路
構成であり、電圧冷部回路ｌの出力が抵抗Ｒ１７とＲｌ
ａとの接続点に印加され、このバイアス回路の両端がそ
れぞれトランジスタＱｔｓ　Ｑ１２のペース入力となる
ものである。

カレントミラー回路４としては、トランジスタＱ５のコ
レクタ出カニ１を入力としダイオードＤ６＋トランジス
タＱａ、　Ｑｓ及び抵抗Ｒ７１Ｒ９１Ｒ１１より成る第
１のカレントミラーと、トランジスタＱ６のコレクタ電
流を入力とし、ダイオードＤ５．トランジスタＱ７及び
抵抗Ｒｓ、Ｒ１ｏよシなる第２のカレントミラーとを有
している。そして、トランジスタＱ７のコレクタ出力が
バイアス回路２を介してトランジスタＱ８のコレクタ入
力となっている。

カレントミラー回路５としては、トランジスタＱ１ｏの
コレクタ出カニ２を入力としダイオ、−ドＤ７１トラン
ジスタＱ９１　Ｑｌｌ及び抵抗Ｒ１２＋　Ｒ１４ｓ　Ｒ
ｌｇより成る第３のカレントミラーと、トランジスタＱ
９のコレクタ出力を入力としダイオードへ、トランジス
タＱ１２及び抵抗Ｒｘａｔ　Ｒｌｓより成る第４のカレ
ントミラー回路とを有している。そして、トランジスタ
Ｑｕのコレクタ出力がバイアス回路２を介してトランジ
スタＱ１２のコレクタ入力となっている。

また、第１の電流制限回路６はツェナーダイオードＺＤ
１とダイオードＤ１よりなっており、定電流源Ｉｌｌに
よりツェナーダイオードＺＤｌの動作電流が供給される
。第２の電流制限回路７はツェナーダイオードＺＤ２と
ダイオード■よシなり、定電流源１１２によりツェナー
ダイオードＺＤ２の動作電流が供給される。

こうすることにより、第１図の回路において述べたと全
く同一の動作がなされて出力トランジスタＱ１．Ｑ２の
カットオフが完全に防止されることになる。

尚、上記の実施例においては、出力トランジスタＱ１．
　Ｑ２のペース制御入力電圧の増大及び減少に応じて、
カレントミラー回路４を含む第１の電流発生回路の出力
電流工ｌがそれぞれ減少及び増大するようにし、またカ
レントミラー回路５を含む第２の電流発生回路の出力電
流工２が逆にそれぞれ増大及び減少するようにしている
。しかしながら、出力トランジスタＱ１．Ｑ２のペース
制御入力の増大及び減少によシ共にペースバイアス回路
２の直流バイアス電圧を施火するようにすればよいこと
から、第１及び第２の電流発生手段のいずれか１方の出
力電流を増大せしめ、他方を減少せしめるようにすれば
よい。もっとも、電流の減少が大きくなれば直流バイア
ス回路のバイアス電圧の増大が不可能となるので、この
電流の減少を一定値に制限するために電流制限回路が夫
々付加されるものである。　、 第３図は本発明の応用例を示す図であり、第１図と同等
部分は同一符号にょシ示されている。図においては、第
１．２図のバイアス回路用電源十Ｂ２の代シに基準電圧
源；ｌ：Ｅを用いてこの電圧源をフローディング状態と
しておき、第１．２図のバイアス回路２、カレントミラ
ー回路４，５等よシなるいわゆるオートバイアス回路１
０の電源電圧を下げることができる。従って、使用する
素子の耐圧が小で済むことになシ、集積化に上り適する
ものとなる。尚、Ｉ２１ｓ　Ｉ２２は電圧源十Ｅの発生
のためのバイアス電流源である。

斜上のように、本発明によれば３級アンプの高効率を略
維持しつつ出力素子のオフ動作を防止し竿、。

うるものであるから、高速動作及びスイッチング歪の発
生がない利点がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は第１図の具
体例を示す回路図、第３図は第１図の回路の応用例を示
す図である。 主要部分の符号の説明 ２・・・バイアス回路　　３・・・出力電力増幅回路４
．５・・・カレントミラー回路 ６．７・・・電流制限回路 Ｑｌ、　Ｑ２・・・出力トランジスタ 出願人　パイオニア株式会社 代理人　弁理士藤　村　元　彦 −図

Claims (1)

【特許請求の範囲】
1. １対の出力増幅素子の出力を共通接続することにより共
   通負荷をプッシュプル駆動するよう構成されたプッシュ
   プル増幅器であって、前記出力増幅素子の制御入力間に
   設けられたバイアス回路と、前記１対の出力増幅素子の
   うち正側入力信号を増嶌する素子の制御入力端電圧の増
   減に応じてそれぞれ増減（又は減増）する電流を発生し
   て前記バイアス回路へ供給する第１の電流発生手段と、
   前記１対の出力増幅素子のうち負側入力信号を増幅する
   素子の制御入力端電圧の増減にそれぞれ応じて減増（又
   は増減）する電流を発生して前記バイアス回路へ供給す
   る第２の電流発生手段と、前記第１及び第２の電流発生
   手段の出力電流の減少をそれぞれ検出して各減少出力電
   流を所定値に制限する第１及び第２の電流制限手段とを
   含むことを特徴とするプッシュプル増幅器。