JPS58154281A - Ｍｏｓ型ホ−ル素子 - Google Patents
Ｍｏｓ型ホ−ル素子Info
- Publication number
- JPS58154281A JPS58154281A JP57036983A JP3698382A JPS58154281A JP S58154281 A JPS58154281 A JP S58154281A JP 57036983 A JP57036983 A JP 57036983A JP 3698382 A JP3698382 A JP 3698382A JP S58154281 A JPS58154281 A JP S58154281A
- Authority
- JP
- Japan
- Prior art keywords
- hall
- voltage
- insulating film
- gate insulating
- hall element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、磁場の強さ及び方向を検出するホール素子、
及びホールｘＯにおいてホール電圧出力端子間の非平衝
電圧及び、同一基板上の電圧比較回路の非平衝電圧の入
力オフセット電圧を同時に補償することができるＭＯａ
型ホールｘＯに関するものである。
及びホールｘＯにおいてホール電圧出力端子間の非平衝
電圧及び、同一基板上の電圧比較回路の非平衝電圧の入
力オフセット電圧を同時に補償することができるＭＯａ
型ホールｘＯに関するものである。
第１図に従来のホール素子の一般的な平面形状を示す０
幅Ｗ１長さ−の辺の端点から１だけ離れた点から一対の
ホール出力端子を取り出す、印加電圧をＶ塾Ｄ１ホール
電圧をＶ菖とすると、Ｖｌ＝ Ｍｅ １１μ％＠’Ｖ
ＤＤＩＩＢ （１）と表わされる。ここでａは
電極の短絡効果による形状係数で、ｖ、Ｌ／Ｗ、＃の関
数である。＃は磁場の角度である。
幅Ｗ１長さ−の辺の端点から１だけ離れた点から一対の
ホール出力端子を取り出す、印加電圧をＶ塾Ｄ１ホール
電圧をＶ菖とすると、Ｖｌ＝ Ｍｅ １１μ％＠’Ｖ
ＤＤＩＩＢ （１）と表わされる。ここでａは
電極の短絡効果による形状係数で、ｖ、Ｌ／Ｗ、＃の関
数である。＃は磁場の角度である。
またホール素子の厚さｔ ｄ ｓ電子密度を鴨とすると
消費−カアは、 Ｐ −−、ｄ、ｓ、＊、Ｆ％、Ｖ富 Ｄ Ｄ
Ｃυ（１）式と（２）式を比較すると、ホール素子
の厚さｄ、及び電荷密度協、−は、ホール出力電圧Ｖｍ
に無関係でＴｏ９、ホール電圧と無関係に消費電力を低
減することがでＩｌゐ。
消費−カアは、 Ｐ −−、ｄ、ｓ、＊、Ｆ％、Ｖ富 Ｄ Ｄ
Ｃυ（１）式と（２）式を比較すると、ホール素子
の厚さｄ、及び電荷密度協、−は、ホール出力電圧Ｖｍ
に無関係でＴｏ９、ホール電圧と無関係に消費電力を低
減することがでＩｌゐ。
シリコンを用い究ホール素子の中でもＭＯ８ホール素子
は厚さ１０ム相度の薄い表面反転層を用いるので低電力
化に適している。１究表面チャネル領域にイオノ注入を
施すことＫよ）デイプリシ曹ン型にすることによ〕ホー
ル出力電圧の非平衝を減少することがで１為という報告
もなされているが、この場合でも表面伝導層の厚さは、
数１０００ム程度であり、通常のホール素子よ１１桁以
上薄い、またホー！出力電圧はω式であられされ、これ
より明白な６とは、ホール出力電圧が移動度の大きさに
よることであ９％ＭＯ８ホール素子の四巻合一移動度の
高い菖チャネルの方が有利である。−例として第１図に
示したホール素子平面図は、Ｎ＋ドレイン拡散領域２、
Ｎ＋ソース拡散領域３、チャネル領域４、ホール出力電
極、５及び６、電源１であり、また従来のＮチャネルホ
ール素子の断面構造を示す纂２図はｙ−シリコン基板７
、ゲート絶縁ｍ８、ゲート電極４、基板コンタクトＮ十
拡散領域９から反っている。
は厚さ１０ム相度の薄い表面反転層を用いるので低電力
化に適している。１究表面チャネル領域にイオノ注入を
施すことＫよ）デイプリシ曹ン型にすることによ〕ホー
ル出力電圧の非平衝を減少することがで１為という報告
もなされているが、この場合でも表面伝導層の厚さは、
数１０００ム程度であり、通常のホール素子よ１１桁以
上薄い、またホー！出力電圧はω式であられされ、これ
より明白な６とは、ホール出力電圧が移動度の大きさに
よることであ９％ＭＯ８ホール素子の四巻合一移動度の
高い菖チャネルの方が有利である。−例として第１図に
示したホール素子平面図は、Ｎ＋ドレイン拡散領域２、
Ｎ＋ソース拡散領域３、チャネル領域４、ホール出力電
極、５及び６、電源１であり、また従来のＮチャネルホ
ール素子の断面構造を示す纂２図はｙ−シリコン基板７
、ゲート絶縁ｍ８、ゲート電極４、基板コンタクトＮ十
拡散領域９から反っている。
磁気センサとしてのホール素子は一般に単体では後続の
信号処理回路を駆動できず、増幅器が必要であるが、セ
ンナと増幅回路を別々の部品で構成すると、価格上、信
頼性上好ましくなく、ｔた配線容量の増加から応答時間
の遅れをもひもおこし雑音を捨いやすい。この点モノリ
シツタ化が可能なシリコンを用いたＭＯ８ホール素子が
、効力を発する。
信号処理回路を駆動できず、増幅器が必要であるが、セ
ンナと増幅回路を別々の部品で構成すると、価格上、信
頼性上好ましくなく、ｔた配線容量の増加から応答時間
の遅れをもひもおこし雑音を捨いやすい。この点モノリ
シツタ化が可能なシリコンを用いたＭＯ８ホール素子が
、効力を発する。
しかしながら例えば従来の第３図に示したような後続の
電圧比較回路も含んだＭＯ８ホールＸＣＪにおいてその
良品を選別するには、Ｍ０８ホール素子そのもののホー
ル電圧出力端子間の非平ＩＩ電圧と、電圧比較回路のオ
フセット電圧の両方を別々に測定し、仕様を満たすチッ
プを選別しなければならない、また他の選別方法として
は、ウエノ１テスター上で磁場の印加が可能な装置を用
い、磁束密度を〇 ｅ４襲■から印加していき、最終出
力端子１２をモニターして、仕様を満たす、例えば５０
０ Ｇａ５ｅｓ円で、出力反転がおこるチップを良品と
する。しかしこの方法は、ｌチップの測定Ｋかかる時間
が長く、ｉたＩＯテスメに磁場発生器を取りつけなけれ
ばならず、ｔた磁場に引き工せられたプローブそのもの
の圧力が磁場の強さで変化し、ｘＯＫピエゾ効果による
電圧ひずみを生じてしまう。
電圧比較回路も含んだＭＯ８ホールＸＣＪにおいてその
良品を選別するには、Ｍ０８ホール素子そのもののホー
ル電圧出力端子間の非平ＩＩ電圧と、電圧比較回路のオ
フセット電圧の両方を別々に測定し、仕様を満たすチッ
プを選別しなければならない、また他の選別方法として
は、ウエノ１テスター上で磁場の印加が可能な装置を用
い、磁束密度を〇 ｅ４襲■から印加していき、最終出
力端子１２をモニターして、仕様を満たす、例えば５０
０ Ｇａ５ｅｓ円で、出力反転がおこるチップを良品と
する。しかしこの方法は、ｌチップの測定Ｋかかる時間
が長く、ｉたＩＯテスメに磁場発生器を取りつけなけれ
ばならず、ｔた磁場に引き工せられたプローブそのもの
の圧力が磁場の強さで変化し、ｘＯＫピエゾ効果による
電圧ひずみを生じてしまう。
また上記２つの例でようやく選別したチップをウェハー
スクライブし、更に実装工程で、ダイボンディンダ、ワ
イヤゼンデインダした際に、チップに加わる新たなひず
みにより、前段階で―「定した非平衝電圧や良品チップ
の特性が全く変化してしまい、実装後１７ＦｊＬを生じ
るという不都合がたびたび生じていた。
スクライブし、更に実装工程で、ダイボンディンダ、ワ
イヤゼンデインダした際に、チップに加わる新たなひず
みにより、前段階で―「定した非平衝電圧や良品チップ
の特性が全く変化してしまい、実装後１７ＦｊＬを生じ
るという不都合がたびたび生じていた。
本発明は上記ホール素子、並びにホールｘＯ生産土の欠
点に鑑み成されたものでＴｏり、ＭＯＢ型ホールＸＯを
実装後にアナログ的に、非平衝電圧を調整することによ
ｐ％ＮＯの歩留りを飛躍的に同上させテスト時間少略す
ることができる全く新しいＭＯａ型ホール素子管提供す
るものである。
点に鑑み成されたものでＴｏり、ＭＯＢ型ホールＸＯを
実装後にアナログ的に、非平衝電圧を調整することによ
ｐ％ＮＯの歩留りを飛躍的に同上させテスト時間少略す
ることができる全く新しいＭＯａ型ホール素子管提供す
るものである。
以下本発明を詳述する。
第４図は本発明の一実施例の平面図である。
従来のＭＯＢ型ホ型シール素子−トにフローティングゲ
ートを設けた、いわゆる不揮発性メモリを応用したもの
である。第５図は、第４図のムーム１４１［沿った構造
断面図である０Ｍ ドレイン拡散層２と舅＋ソース拡散
層３、チャネル領域４、ホール電極菖＋拡散層５，６、
及び電源１は従来のＭＯ８Ｉｉホール素子と同じである
が、非平衝電圧の補償を目的とする本発明で社、従来の
ＭＯＳ）ランジスメのゲート絶縁１ｇｌ８の中に、浮遊
ゲート電極１４を設け、この浮遊ゲー） １４に電荷を
注入することＫよｌ、ＭＯ８１ｊｌｉホール素子のチャ
ンネル領域の閾値電圧を変化させ、ホール出力電圧電子
間の非平衝電圧を補償するものである。第４図中１３は
制御電極であ〕、１８は制御電極端子である。
ートを設けた、いわゆる不揮発性メモリを応用したもの
である。第５図は、第４図のムーム１４１［沿った構造
断面図である０Ｍ ドレイン拡散層２と舅＋ソース拡散
層３、チャネル領域４、ホール電極菖＋拡散層５，６、
及び電源１は従来のＭＯ８Ｉｉホール素子と同じである
が、非平衝電圧の補償を目的とする本発明で社、従来の
ＭＯＳ）ランジスメのゲート絶縁１ｇｌ８の中に、浮遊
ゲート電極１４を設け、この浮遊ゲー） １４に電荷を
注入することＫよｌ、ＭＯ８１ｊｌｉホール素子のチャ
ンネル領域の閾値電圧を変化させ、ホール出力電圧電子
間の非平衝電圧を補償するものである。第４図中１３は
制御電極であ〕、１８は制御電極端子である。
１５＃′ｉ電荷注入拡散層である。第６図は第４図の電
荷注入領域内のＢ−Ｂ ＠線に沿った構造断面図である
。浮遊ゲート電極１４はＭＯ８ホール素子のゲート絶縁
膜８と、電荷注入のための薄いゲート絶縁膜、１６とフ
ィールド絶縁膜１９と、制御ゲート１３の下の絶暖膜加
とくよって完全く囲まれている。
荷注入領域内のＢ−Ｂ ＠線に沿った構造断面図である
。浮遊ゲート電極１４はＭＯ８ホール素子のゲート絶縁
膜８と、電荷注入のための薄いゲート絶縁膜、１６とフ
ィールド絶縁膜１９と、制御ゲート１３の下の絶暖膜加
とくよって完全く囲まれている。
制御ゲート電極１３Ｆｉ他の領域（電荷注入領域１５、
基板７）Ｋ比べて、浮遊ゲート領域上の第２のゲート結
像Ｊｌ［２０によシ、強く浮遊ゲート電極１４と容量結
合している。すなわち制御ゲート電極１３は、浮遊ゲー
ト電極１４の電位を制御する電極になっている。
基板７）Ｋ比べて、浮遊ゲート領域上の第２のゲート結
像Ｊｌ［２０によシ、強く浮遊ゲート電極１４と容量結
合している。すなわち制御ゲート電極１３は、浮遊ゲー
ト電極１４の電位を制御する電極になっている。
第７図Ｆｉ第４図のｏ−０１線に沿った断面図である。
尚、ゲート絶縁膜厚ｄ、ｔｌ、は、その特性同上の上か
ら、注入領域膜厚ｄ１を１００ムか、それ以下を用い、
ｄｌは１０００奉程度を用いた方が良い、８はＭＯｇホ
ール素子のゲート絶縁膜、１８は浮遊ゲート下のゲート
絶縁膜、１６は浮遊ゲートへの電荷書亀込みのためのゲ
ート絶縁属、田は制御ゲート下の絶縁膜、１３は制御ゲ
ート、１９はフィールド絶縁膜、４はゲート電極、７は
Ｍ−基板である。
ら、注入領域膜厚ｄ１を１００ムか、それ以下を用い、
ｄｌは１０００奉程度を用いた方が良い、８はＭＯｇホ
ール素子のゲート絶縁膜、１８は浮遊ゲート下のゲート
絶縁膜、１６は浮遊ゲートへの電荷書亀込みのためのゲ
ート絶縁属、田は制御ゲート下の絶縁膜、１３は制御ゲ
ート、１９はフィールド絶縁膜、４はゲート電極、７は
Ｍ−基板である。
本発明のＭＯ８１ｉホール素子の非平衝電圧を補償する
ための電荷の注入について第６図を用いて説明する。
ための電荷の注入について第６図を用いて説明する。
Ｎ十電荷注入領斌１５ Ｋ対して正の電圧である畳き込
み電圧Ｖｖを制御ゲート端子１８を介して制御ゲート電
極１３に印加すると、電荷注入領域１５上の薄い絶縁属
１６に強電界が加ゎり、電子が電荷注入領域１５から浮
遊ゲート電極１４へ注入される。この注入方式はいわゆ
るトンネル注入である。浮遊ゲート電極に電子が多数入
っているとチャネルは低コンダタメンストなり、逆に、
わずかしが入ってβないとチャふルは高コンダクタンス
になる。
み電圧Ｖｖを制御ゲート端子１８を介して制御ゲート電
極１３に印加すると、電荷注入領域１５上の薄い絶縁属
１６に強電界が加ゎり、電子が電荷注入領域１５から浮
遊ゲート電極１４へ注入される。この注入方式はいわゆ
るトンネル注入である。浮遊ゲート電極に電子が多数入
っているとチャネルは低コンダタメンストなり、逆に、
わずかしが入ってβないとチャふルは高コンダクタンス
になる。
ＭＯ８ホール素子として単体で非平衝電圧を補）
演するには、ホール出“力電極（第４図５．６〕の（圧
を測定しツツ、仮にＶ Ｈｌ＞ＶＨ＠ （Ｖ’ｌ。
を測定しツツ、仮にＶ Ｈｌ＞ＶＨ＠ （Ｖ’ｌ。
二ホール出力電極５の電圧、”ｓ：６の電圧〕であれば
、ホール電極６の側の制御ゲート１８に電圧Ｖｖｔ印加
して電荷を注入していき、非平衝電圧がｏｍｖになった
時点で電圧印加をやめればいいし、ｖＩＩ・〉Ｖ冨蓼の
ときはホール電極５の側の制御ゲート１８１にＴＶを印
加すればいい。
、ホール電極６の側の制御ゲート１８に電圧Ｖｖｔ印加
して電荷を注入していき、非平衝電圧がｏｍｖになった
時点で電圧印加をやめればいいし、ｖＩＩ・〉Ｖ冨蓼の
ときはホール電極５の側の制御ゲート１８１にＴＶを印
加すればいい。
またホール素子の次段につづく電圧比較回路等のオフセ
ット電圧金も同時に補償する際には、ホール電極５．６
の電圧と、電圧比較回路出力（第３図に］を測定しクク
、次の４通りの場合に応じてホール電極５又は６の一方
の制御ゲート電子にｖＩＦを印加し、電圧比較回路出力
１２の出力電圧が反転した時点で電圧印加をやめればい
い。その４通９とは、 でおる。
ット電圧金も同時に補償する際には、ホール電極５．６
の電圧と、電圧比較回路出力（第３図に］を測定しクク
、次の４通りの場合に応じてホール電極５又は６の一方
の制御ゲート電子にｖＩＦを印加し、電圧比較回路出力
１２の出力電圧が反転した時点で電圧印加をやめればい
い。その４通９とは、 でおる。
以上詳述したごと（本発明によればＭＯ８ｍ１ホール素
子、及びホールｘＯの良品を選別する際に、ＭＯ８型ホ
ール素子ホール出力電極周辺のゲート絶縁膜中に設けた
、浮遊ゲートにトンネル注入により電荷を注入する、い
わゆる不揮発性メモリと、同様の方法で、アナログ的に
非平衝電圧を強制的に変化させる仁とＫよｔ）Ｘａ製作
時に生じた非平衝電圧を補償するものであり原理的に製
造上のばらつきを最終工程、すなわち、ｘＯ冥装彼に補
償するものであって、半導体基板特有の実装時のひずみ
やチップ分割時のひずみを全く、気にせず、最終工程で
全チップを補償するものである。
子、及びホールｘＯの良品を選別する際に、ＭＯ８型ホ
ール素子ホール出力電極周辺のゲート絶縁膜中に設けた
、浮遊ゲートにトンネル注入により電荷を注入する、い
わゆる不揮発性メモリと、同様の方法で、アナログ的に
非平衝電圧を強制的に変化させる仁とＫよｔ）Ｘａ製作
時に生じた非平衝電圧を補償するものであり原理的に製
造上のばらつきを最終工程、すなわち、ｘＯ冥装彼に補
償するものであって、半導体基板特有の実装時のひずみ
やチップ分割時のひずみを全く、気にせず、最終工程で
全チップを補償するものである。
従って、製造時に生じたマスクずれによるホール素子の
非平衝電圧や、電圧比較回路のオフセット電圧に対して
もその電圧ｔ−８１１１足して良品を選別するという工
程も省くことができ、ホールＩＯの製造において画期的
な効果を及はすＭ０８ホール素子を提供するものである
。
非平衝電圧や、電圧比較回路のオフセット電圧に対して
もその電圧ｔ−８１１１足して良品を選別するという工
程も省くことができ、ホールＩＯの製造において画期的
な効果を及はすＭ０８ホール素子を提供するものである
。
第１図は従来の一般的なホール素子の平面図でＴｏｖ１
第２図は同じ〈従来の一般的なＭＯ８ホール素子の断面
構造図である。第３図は、ＭＯ８ホール素子と次段の電
圧比較回路を接続した集積化の従来例を示す＠路間で６
９、纂４図は本発明によるＭＯａｌｌホール素子の平面
図の一例でｈり、＠５図、第４図のムーム１綜に沿った
構造断面図、第６図は、第４図のＢ、Ｂｌ線に沿った構
造断面図、第７図は第４図００−０１線に沿った構造断
面図である。 １１．電源、２００Ｍ＋ドレイン電極、３．。 Ｎ＋ソース電極、４０．チャネル領埴、５，６゜、ホー
ル出力電極、７．、ＰＩｌシリコン基板、８０．ゲート
絶縁膜、９０．基板コンタクト菫＋領埴、１３０．制御
ゲート、１４０．浮遊ゲート、１５゜、電荷注入拡散領
域、１７．、ホール素子側の浮遊ゲート下のゲート絶縁
膜、１６６ Ｍ電荷注入領域ゲ■ 一ト絶縁膜、ｔＳ、、制御ゲート端子、囚１．制御ゲー
ト絶縁膜、 以上出願人 株
式会社第二精工舎 代理人 弁理士最上 務 俸 ＩＩ￥ｌ 宴２ 図
第２図は同じ〈従来の一般的なＭＯ８ホール素子の断面
構造図である。第３図は、ＭＯ８ホール素子と次段の電
圧比較回路を接続した集積化の従来例を示す＠路間で６
９、纂４図は本発明によるＭＯａｌｌホール素子の平面
図の一例でｈり、＠５図、第４図のムーム１綜に沿った
構造断面図、第６図は、第４図のＢ、Ｂｌ線に沿った構
造断面図、第７図は第４図００−０１線に沿った構造断
面図である。 １１．電源、２００Ｍ＋ドレイン電極、３．。 Ｎ＋ソース電極、４０．チャネル領埴、５，６゜、ホー
ル出力電極、７．、ＰＩｌシリコン基板、８０．ゲート
絶縁膜、９０．基板コンタクト菫＋領埴、１３０．制御
ゲート、１４０．浮遊ゲート、１５゜、電荷注入拡散領
域、１７．、ホール素子側の浮遊ゲート下のゲート絶縁
膜、１６６ Ｍ電荷注入領域ゲ■ 一ト絶縁膜、ｔＳ、、制御ゲート端子、囚１．制御ゲー
ト絶縁膜、 以上出願人 株
式会社第二精工舎 代理人 弁理士最上 務 俸 ＩＩ￥ｌ 宴２ 図
Claims (1)
- 【特許請求の範囲】 ａ）、ホール効果を示すＭＯ！ｌ）ランジスタのノー譬 ス及びドレイン拡散層間の半導体表面近傍の反転層と、
−導電製のソース、ドレイン拡散層から成る電流入出力
電極と、同等装置のホール電圧出力電極及び、該ＭＯ−
）ツンジスメの第１のゲート絶縁膜を介して１ケ所以上
に設けられた浮遊ゲートと該浮遊ゲート上の第１のゲー
ジ電極と、該浮遊ゲートの延長上の下部Ｋ１１Ｉ記ＭＯ
ＪＩ ）ランジス−のゲート絶縁属から隔離されて設け
られた第２のゲート絶縁膜と該１ｓ２のゲート絶縁属上
の第２のゲート電極と、該ゲート絶縁膜下に設けられた
電荷注入領域とから成るＭＯ８ＩＩホール素子。 （２）、ｓＩ記ホール電圧出力端子が錬記ＭＯ８チャ本
ルの長さ方向の四側に１個づつ設けられ、該第１と第２
のホール電圧出力端子が同一基板上に作成された電圧比
較回路の第１と第２の入力電圧端子に接続したことを特
徴とする特許請求の範囲第１項記載のＭＯＢ型ホ型シー
ル素 子田前記第１と第２のゲート絶縁膜が異なる厚さをもつ
ことを特徴とする特許請求の範囲第１項またけ第２項記
載のＭ Ｏ’Ｂ Ｍホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036983A JPS58154281A (ja) | 1982-03-09 | 1982-03-09 | Ｍｏｓ型ホ−ル素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036983A JPS58154281A (ja) | 1982-03-09 | 1982-03-09 | Ｍｏｓ型ホ−ル素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154281A true JPS58154281A (ja) | 1983-09-13 |
Family
ID=12484980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036983A Pending JPS58154281A (ja) | 1982-03-09 | 1982-03-09 | Ｍｏｓ型ホ−ル素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179594A (ja) * | 2004-12-21 | 2006-07-06 | Denso Corp | ホール素子 |
-
1982
- 1982-03-09 JP JP57036983A patent/JPS58154281A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179594A (ja) * | 2004-12-21 | 2006-07-06 | Denso Corp | ホール素子 |
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