JPH0338067A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH0338067A JPH0338067A JP1173558A JP17355889A JPH0338067A JP H0338067 A JPH0338067 A JP H0338067A JP 1173558 A JP1173558 A JP 1173558A JP 17355889 A JP17355889 A JP 17355889A JP H0338067 A JPH0338067 A JP H0338067A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、不揮発性トランジスタからなるメモリセル
を備え、特にソフト・ライトの影響を低減するようにし
た不揮発性半導体メモリ装置に関する。
を備え、特にソフト・ライトの影響を低減するようにし
た不揮発性半導体メモリ装置に関する。
（従来の技術）
ＥＰＲＯＭやＥ２ ＰＲＯＭ等、フローティングゲート
型不揮発性トランジスタをメモリセルとして有する不揮
発性半導体メモリ装置では、いわゆるソフト・ライト（
ｓｏｒｔ ｖｒＨｅ）と呼ばれるメモリセルの閾値電圧
の変動が起こることが知られている。
型不揮発性トランジスタをメモリセルとして有する不揮
発性半導体メモリ装置では、いわゆるソフト・ライト（
ｓｏｒｔ ｖｒＨｅ）と呼ばれるメモリセルの閾値電圧
の変動が起こることが知られている。
以下、このソフト・ライトをＥＰＲＯＭについて説明す
る。第９図はこのＥＦＲＯＭで使用されるメモリセルト
ランジスタの素子構造を示す断面図である。図において
、３１は例えばＰ型の半導体基板であり、３２はＮ０型
のソース領域、３３は同じ＜Ｎ”型のドレイン領域、３
４は第１のゲート絶縁膜、３５は第１層目の多結晶シリ
コン層で構成されたフローティングゲート、３Ｂは第２
のゲート絶縁膜、３７は第２層目の多結晶シリコン層で
構成されたコントロールゲートである。
る。第９図はこのＥＦＲＯＭで使用されるメモリセルト
ランジスタの素子構造を示す断面図である。図において
、３１は例えばＰ型の半導体基板であり、３２はＮ０型
のソース領域、３３は同じ＜Ｎ”型のドレイン領域、３
４は第１のゲート絶縁膜、３５は第１層目の多結晶シリ
コン層で構成されたフローティングゲート、３Ｂは第２
のゲート絶縁膜、３７は第２層目の多結晶シリコン層で
構成されたコントロールゲートである。
上記ソフト・ライトには種々のモードがあるが、その主
だったものとして、ホットエレクトロン・モードとラッ
キーエレクトロン・モードとの２種のモードがある。一
方のホットエレクトロン・モードは、データ読み出しの
際に、第９図中のメモリセルのドレイン領域３３に所定
のドレイン電圧ＶＤを印加した時、ソース領域３２から
発せられたエレクトロンが、ドレイン領域３３と接する
基板内に発生する空乏層（ｍ９図中の符号３８）の電界
によって加速され、フローティングゲート３５にトラッ
プされ、これによりメモリセルの閾値電圧が変動するモ
ードである。他方のラッキーエレクトロン・モードは、
メモリセルのドレイン領域３３に所定のドレイン電圧Ｖ
Ｄを印加した時に、ソース領域３２から発せられたエレ
クトロンがドレイン領域３３に到達する前に、コントロ
ールゲート３７に印加されたゲート電圧による電界によ
ってフローティングゲート３５にトラップされ、これに
よりメモリセルの閾値電圧が変動するモードである。
だったものとして、ホットエレクトロン・モードとラッ
キーエレクトロン・モードとの２種のモードがある。一
方のホットエレクトロン・モードは、データ読み出しの
際に、第９図中のメモリセルのドレイン領域３３に所定
のドレイン電圧ＶＤを印加した時、ソース領域３２から
発せられたエレクトロンが、ドレイン領域３３と接する
基板内に発生する空乏層（ｍ９図中の符号３８）の電界
によって加速され、フローティングゲート３５にトラッ
プされ、これによりメモリセルの閾値電圧が変動するモ
ードである。他方のラッキーエレクトロン・モードは、
メモリセルのドレイン領域３３に所定のドレイン電圧Ｖ
Ｄを印加した時に、ソース領域３２から発せられたエレ
クトロンがドレイン領域３３に到達する前に、コントロ
ールゲート３７に印加されたゲート電圧による電界によ
ってフローティングゲート３５にトラップされ、これに
よりメモリセルの閾値電圧が変動するモードである。
上記ホットエレクトロン・モードによるメモリセルの閾
値電圧の変動分ΔＶｔＵは Ａｅｘｐ（−β／Ｖｏ）の値（ただし、Ａ１βはそれぞ
れ定数）に比例するが、ラッキーエレクトロン・モード
によるメモリセルの閾値電圧の変動分は定性的にはメモ
リセル電流１ｃｅｌｌとコントロールゲート電圧Ｖｇに
比例すると思われる。
値電圧の変動分ΔＶｔＵは Ａｅｘｐ（−β／Ｖｏ）の値（ただし、Ａ１βはそれぞ
れ定数）に比例するが、ラッキーエレクトロン・モード
によるメモリセルの閾値電圧の変動分は定性的にはメモ
リセル電流１ｃｅｌｌとコントロールゲート電圧Ｖｇに
比例すると思われる。
ところで、従来、上記ソフト・ライトの評価はホットエ
レクトロン・モードのみに着目して行われている。例え
ば、第１０図の特性図に示すように、横軸に１／ドレイ
ン電圧（１／ＶＤ）をとり、メモリセルの閾値電圧が０
．ＩＶ変動するまでの時間ｔ（ｌｏｇ）を縦軸にとり、
この特性から１０年の時間に対応する１ ／ Ｖ ｏの
値を読み取ることによって、ドレイン電圧ｖｏの値を決
定するようにしている。典型的なＥＦＲＯＭの場合、１
／ Ｖ ｏの値は図示のように１／２．０種度であり
、ソフト・ライトが起こらないドレイン電圧ＶＤは２．
０ （Ｖ）前後である。
レクトロン・モードのみに着目して行われている。例え
ば、第１０図の特性図に示すように、横軸に１／ドレイ
ン電圧（１／ＶＤ）をとり、メモリセルの閾値電圧が０
．ＩＶ変動するまでの時間ｔ（ｌｏｇ）を縦軸にとり、
この特性から１０年の時間に対応する１ ／ Ｖ ｏの
値を読み取ることによって、ドレイン電圧ｖｏの値を決
定するようにしている。典型的なＥＦＲＯＭの場合、１
／ Ｖ ｏの値は図示のように１／２．０種度であり
、ソフト・ライトが起こらないドレイン電圧ＶＤは２．
０ （Ｖ）前後である。
他方、第１１図の特性図に示すように、上記ホットエレ
クトロン・モードのホットエレクトロンの電流換算量１
ｇは、コントロールゲート電圧Ｖｇに対しであるピーク
値を持つ。そして、ｖ。
クトロン・モードのホットエレクトロンの電流換算量１
ｇは、コントロールゲート電圧Ｖｇに対しであるピーク
値を持つ。そして、ｖ。
−２，０（Ｖ） ノ時、ＩｇｊｊＶｇ、６（約５ （Ｖ
） ノときにピーク値を持つ。従って、ｖｇの値が５（
Ｖ）以上のとき、Ｉｇの値は上記ピーク値以下となり、
ソフト・ライトは弱くなるはずである。
） ノときにピーク値を持つ。従って、ｖｇの値が５（
Ｖ）以上のとき、Ｉｇの値は上記ピーク値以下となり、
ソフト・ライトは弱くなるはずである。
（発明が解決しようとする課題）
このように従来では、ソフト・ライトの評価をホットエ
レクトロン・モードのみに着目して行っており、その結
果、ソフト◆ライトは電源電圧ＶＤＤが５（ｖ）±１０
（％）の範囲の値であるときに、メモリセルのドレイン
電圧ＶＤを２（ｖ）前後の値に設定することによって防
げると考えられていた。
レクトロン・モードのみに着目して行っており、その結
果、ソフト◆ライトは電源電圧ＶＤＤが５（ｖ）±１０
（％）の範囲の値であるときに、メモリセルのドレイン
電圧ＶＤを２（ｖ）前後の値に設定することによって防
げると考えられていた。
しかしながら最近では、メモリセルのドレイン電圧ＶＤ
の値を２（ｖ）前後の値に設定しても、ソフト・ライト
が起こることが判明した。さらに、その原因は上記のラ
ッキーエレクトロン・モードによるものであることも判
明した。
の値を２（ｖ）前後の値に設定しても、ソフト・ライト
が起こることが判明した。さらに、その原因は上記のラ
ッキーエレクトロン・モードによるものであることも判
明した。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ソフト・ライトの発生を従来より低
減することができる不揮発性半導体メモリ装置を提供す
ることにある。
あり、その目的は、ソフト・ライトの発生を従来より低
減することができる不揮発性半導体メモリ装置を提供す
ることにある。
［発明の構成］
（課題を解決するための手段と作用）
この発明の不揮発性半導体メモリ装置では、ソース、ド
レイン、フローティングゲート及びコントロールゲート
を有する不揮発性トランジスタからなるメモリセルを備
え、データの読み出しの際に外部電源電圧を降任して２
（ｖ）以下の電圧を上記メモリセルのドレインに印加す
るようにした不揮発性半導体メモリ装置において、デー
タの読み出しの際にセル電流の値が３００（μＡ）以下
となるように上記メモリセルの定数を設定ピている。
レイン、フローティングゲート及びコントロールゲート
を有する不揮発性トランジスタからなるメモリセルを備
え、データの読み出しの際に外部電源電圧を降任して２
（ｖ）以下の電圧を上記メモリセルのドレインに印加す
るようにした不揮発性半導体メモリ装置において、デー
タの読み出しの際にセル電流の値が３００（μＡ）以下
となるように上記メモリセルの定数を設定ピている。
データの読み出し時にメモリセル電流の値が３００（μ
Ａ）以下となるようにメモリセルの定数を設定すること
により、メモリセルの閾ｇ１電圧の変動が極めて少くな
り、ソフト・ライトの発生が低減する。
Ａ）以下となるようにメモリセルの定数を設定すること
により、メモリセルの閾ｇ１電圧の変動が極めて少くな
り、ソフト・ライトの発生が低減する。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の不揮発性半導体メモリ装置をＥＦＲ
ＯＭに実施した場合の１個のメモリセルに関係する部分
の構成を示す回路図である。図において、１１はソース
、ドレイン、フローティングゲート及びコントロールゲ
ートを有する不揮発性トランジスタからなるメモリセル
であり、このメモリセル１１のソースはＯｖの接地電圧
ＶＳｉに接続されている。また、このメモリセル１１の
ドレインは、ＭＯＳトランジスタ１２を介して電源電圧
ＶＤＤに接続されている。上記ＭＯＳトランジスタ１２
のゲートには、上記電源電圧ｖＤＤを降任して、ＶＤＤ
の値よりも低い一定電圧を発生する定電圧回路１３の出
力電圧が供給されている。そして、この定電圧回路１３
の出力電圧がこのＭＯＳ）ランジスタＩ２のゲートに供
給されることにより、上記メモリセル１１のドレインに
は電源電圧ＶＤＤの値にかかわらず、常に２．０ （Ｖ
）前後の電圧が印加されるように、上記定電圧回路１３
の出力電圧の値が設定されている。また、上記メモリセ
ル１１のコントロールゲートにはデータの読み出し時及
び書き込み時にそれぞれ所定値の電圧が供給されるよう
になっている。そして、データ読み出しの際のオン時に
３００（μＡ）以下のメモリセル電流が流れるように、
このメモリセル１１の種々の定数が設定されている。
ＯＭに実施した場合の１個のメモリセルに関係する部分
の構成を示す回路図である。図において、１１はソース
、ドレイン、フローティングゲート及びコントロールゲ
ートを有する不揮発性トランジスタからなるメモリセル
であり、このメモリセル１１のソースはＯｖの接地電圧
ＶＳｉに接続されている。また、このメモリセル１１の
ドレインは、ＭＯＳトランジスタ１２を介して電源電圧
ＶＤＤに接続されている。上記ＭＯＳトランジスタ１２
のゲートには、上記電源電圧ｖＤＤを降任して、ＶＤＤ
の値よりも低い一定電圧を発生する定電圧回路１３の出
力電圧が供給されている。そして、この定電圧回路１３
の出力電圧がこのＭＯＳ）ランジスタＩ２のゲートに供
給されることにより、上記メモリセル１１のドレインに
は電源電圧ＶＤＤの値にかかわらず、常に２．０ （Ｖ
）前後の電圧が印加されるように、上記定電圧回路１３
の出力電圧の値が設定されている。また、上記メモリセ
ル１１のコントロールゲートにはデータの読み出し時及
び書き込み時にそれぞれ所定値の電圧が供給されるよう
になっている。そして、データ読み出しの際のオン時に
３００（μＡ）以下のメモリセル電流が流れるように、
このメモリセル１１の種々の定数が設定されている。
上記メモリセル１１の素子構造は、ホウ素（ｔｌＢ−）
が加速電圧１００ （ＫｅＶ） 、ドーズｌ！２．５Ｘ
１０”（／ｃｍ” ）（Ｆ）条件でチャネルインプラさ
れた例えば前記第９図の断面図のものと同様である。そ
して、このメモリセル１１では、前記ｐ！！２基板３１
の表面不純物濃度が１．３Ｘ１０”（原子／ｃｍ’）、
前記Ｎ＋型のソース及びドレイン領域８２．３３の拡散
深さＸ、がそれぞれ０．２５（μｍ）、その表面不純物
濃度が４Ｘ１０”Ｏ（原子／ ｃ ｍ ’ ） 、ソー
ス及びドレイン領域３２．３３の比抵抗が４０±５（Ω
・ｃｍ）、フローティングゲート３５の比抵抗が３５±
５（Ω・ｃｍ）、コントロールゲート３７の比抵抗が４
０±５（Ω・ｃ ｍ ） 、第１のゲート酸化膜３４の
膜厚が２５０（λ）、第２のゲート酸化［１３８の膜厚
が５００（入）、フローティングゲート３５とコントロ
ールゲート３７との間のカップリング比が２、チャネル
長りが１．２（μｍ）、チャネル幅Ｗが１．５（μｍ）
、の如く各定数が設定されている。
が加速電圧１００ （ＫｅＶ） 、ドーズｌ！２．５Ｘ
１０”（／ｃｍ” ）（Ｆ）条件でチャネルインプラさ
れた例えば前記第９図の断面図のものと同様である。そ
して、このメモリセル１１では、前記ｐ！！２基板３１
の表面不純物濃度が１．３Ｘ１０”（原子／ｃｍ’）、
前記Ｎ＋型のソース及びドレイン領域８２．３３の拡散
深さＸ、がそれぞれ０．２５（μｍ）、その表面不純物
濃度が４Ｘ１０”Ｏ（原子／ ｃ ｍ ’ ） 、ソー
ス及びドレイン領域３２．３３の比抵抗が４０±５（Ω
・ｃｍ）、フローティングゲート３５の比抵抗が３５±
５（Ω・ｃｍ）、コントロールゲート３７の比抵抗が４
０±５（Ω・ｃ ｍ ） 、第１のゲート酸化膜３４の
膜厚が２５０（λ）、第２のゲート酸化［１３８の膜厚
が５００（入）、フローティングゲート３５とコントロ
ールゲート３７との間のカップリング比が２、チャネル
長りが１．２（μｍ）、チャネル幅Ｗが１．５（μｍ）
、の如く各定数が設定されている。
ところで、一般に上記構造のメモリセルがオンする際に
流れるメモリセル電流１ ｃｅｌｌの値は次式％式％ ） なお、上記１式において、μ、は電子の易動度であり、
ｔｏｘは前記第１のゲート酸化膜３４の膜厚である。
流れるメモリセル電流１ ｃｅｌｌの値は次式％式％ ） なお、上記１式において、μ、は電子の易動度であり、
ｔｏｘは前記第１のゲート酸化膜３４の膜厚である。
上記各定数を持つ上記メモリセル１１のドレインに２（
ｖ）前後の電圧が印加されているとき、７（ｖ）のコン
トロールゲート電圧Ｖｇが印加され、このメモリセル１
１がオンする際には約１８０（μＡ）程度のメモリセル
電流が流れる。
ｖ）前後の電圧が印加されているとき、７（ｖ）のコン
トロールゲート電圧Ｖｇが印加され、このメモリセル１
１がオンする際には約１８０（μＡ）程度のメモリセル
電流が流れる。
第２図は、上記第１図中のメモリセル１１において、コ
ントロールゲート電圧Ｖｇとして７（ｖ）を、ソース電
圧Ｖｓとして０（ｖ）をそれぞれ印加し、ドレイン電圧
ＶＤを種々の値に設定した上で長時間放置した時の閾値
電圧の変動を調査し′た結果を示す特性図であり、縦軸
には閾値電圧の変動分ΔＶｖｊ（Ｖ）を、横軸には経過
時間ｔをそれぞれ取ったものである。同様に第３図は、
上記ｍ１図中のメモリセル１１において、ソース電圧Ｖ
ｓとして０ （Ｖ）を、ドレイン電圧ＶＤとして２．０
（Ｖ）をそれぞれ印加し、コントロールゲート電圧Ｖ
ｇをパラメータして長時間放置した時の閾値電圧の変動
を調査した結果を示す特性図であり、縦紬には閾値電圧
の変動分ΔＶｔ）Ｉ（Ｖ）を、横軸には経過時間ｔをそ
れぞれ取っている。さらに第４図は、上記第１図中のメ
モリセル１１において、ソース電圧Ｖｓとして０（ｖ）
を、コントロールゲート電圧Ｖｇとして７（ｖ）をそれ
ぞれ印加し、オン時のメモリセル電流１ ｃｅｌｌをパ
ラメータして長時間放置した時の閾値電圧の変動を調査
した結果を示す特性図であり、縦紬には閾値電圧の変動
分ΔＶＴＨ（Ｖ）を、横軸には経過時間ｔをそれぞれ取
っている。
ントロールゲート電圧Ｖｇとして７（ｖ）を、ソース電
圧Ｖｓとして０（ｖ）をそれぞれ印加し、ドレイン電圧
ＶＤを種々の値に設定した上で長時間放置した時の閾値
電圧の変動を調査し′た結果を示す特性図であり、縦軸
には閾値電圧の変動分ΔＶｖｊ（Ｖ）を、横軸には経過
時間ｔをそれぞれ取ったものである。同様に第３図は、
上記ｍ１図中のメモリセル１１において、ソース電圧Ｖ
ｓとして０ （Ｖ）を、ドレイン電圧ＶＤとして２．０
（Ｖ）をそれぞれ印加し、コントロールゲート電圧Ｖ
ｇをパラメータして長時間放置した時の閾値電圧の変動
を調査した結果を示す特性図であり、縦紬には閾値電圧
の変動分ΔＶｔ）Ｉ（Ｖ）を、横軸には経過時間ｔをそ
れぞれ取っている。さらに第４図は、上記第１図中のメ
モリセル１１において、ソース電圧Ｖｓとして０（ｖ）
を、コントロールゲート電圧Ｖｇとして７（ｖ）をそれ
ぞれ印加し、オン時のメモリセル電流１ ｃｅｌｌをパ
ラメータして長時間放置した時の閾値電圧の変動を調査
した結果を示す特性図であり、縦紬には閾値電圧の変動
分ΔＶＴＨ（Ｖ）を、横軸には経過時間ｔをそれぞれ取
っている。
上記第２図から明らかなように、ＶＤが１．２（Ｖ）
〜２．０ （Ｖ） の範囲テハ変動分ΔｖＴＨハトレイ
ン電圧ＶＤによらずほとんど一定になる。
〜２．０ （Ｖ） の範囲テハ変動分ΔｖＴＨハトレイ
ン電圧ＶＤによらずほとんど一定になる。
このような現象は前記ホットエレクトロン・モードでは
説明できない。その理由は、ドレイン電圧Ｖｏ の値が
０．３ （Ｖ） 〜０．９ （Ｖ）の範囲では、メモリ
セル電流１ｃｅｌｌの値がドレイン電圧ＶＤの増加に伴
って増加する。しかし、ＶＤが１．２ （Ｖ）〜２．０
（Ｖ）の範囲では、ドレイン電圧ＶＤの値が増加して
もメモリセル電流Ｉ ｃｅｌｌの値は変化しないからで
ある。また、前記第３図の特性図に示すように、コント
ロールゲート電圧Ｖｇが５（ｖ）以上の範囲ではホット
エレクトロンの電流換算量１ｇがピーク値よりも低下す
るため、ホットエレクトロン・モードでは閾値電圧の変
動は小さくなるはずである。しかし、第３図に示すよう
に、コントロールゲート電圧Ｖｇが５（ｖ）以上の範囲
でも閾値電圧の変動はＶｇに比例して大きくなっている
。従って上記の点から、ＶＤが０ （Ｖ） 〜２． ０
（Ｖ） （１）範ＶＥテ起コる閾値電圧の変動には、
前記ラッキーエレクトロン・モードによるエレクトロン
が関係しているものと推察される。
説明できない。その理由は、ドレイン電圧Ｖｏ の値が
０．３ （Ｖ） 〜０．９ （Ｖ）の範囲では、メモリ
セル電流１ｃｅｌｌの値がドレイン電圧ＶＤの増加に伴
って増加する。しかし、ＶＤが１．２ （Ｖ）〜２．０
（Ｖ）の範囲では、ドレイン電圧ＶＤの値が増加して
もメモリセル電流Ｉ ｃｅｌｌの値は変化しないからで
ある。また、前記第３図の特性図に示すように、コント
ロールゲート電圧Ｖｇが５（ｖ）以上の範囲ではホット
エレクトロンの電流換算量１ｇがピーク値よりも低下す
るため、ホットエレクトロン・モードでは閾値電圧の変
動は小さくなるはずである。しかし、第３図に示すよう
に、コントロールゲート電圧Ｖｇが５（ｖ）以上の範囲
でも閾値電圧の変動はＶｇに比例して大きくなっている
。従って上記の点から、ＶＤが０ （Ｖ） 〜２． ０
（Ｖ） （１）範ＶＥテ起コる閾値電圧の変動には、
前記ラッキーエレクトロン・モードによるエレクトロン
が関係しているものと推察される。
さらに第４図から明らかなように、閾値電圧の変動分Δ
ＶＴＨを０．１ （Ｖ）以下に抑えるには、Ｖｇが７（
ｖ）の時にメモリセル電流１ｃｅｌｌの値を３００（μ
Ａ）以下にすればよい。また、第３図の特性並びにラッ
キーエレクトロン・モードを考慮すると、ｖｇの値を７
（ｖ）よりも低くすればその分だけΔｖＴＨも低下する
。
ＶＴＨを０．１ （Ｖ）以下に抑えるには、Ｖｇが７（
ｖ）の時にメモリセル電流１ｃｅｌｌの値を３００（μ
Ａ）以下にすればよい。また、第３図の特性並びにラッ
キーエレクトロン・モードを考慮すると、ｖｇの値を７
（ｖ）よりも低くすればその分だけΔｖＴＨも低下する
。
従って、上記のようにメモリセル１１のドレインに２．
０ （Ｖ）前後の電圧を印加し、かつデータ読み出しの
際のオン時に３００ （μＡ）以下のメモリセル電流が
流れるようにこのメモリセル１１の定数を設定すれば、
ホットエレクトロン・モードはもちろんのことラッキー
エレクトロンやモードによる閾値電圧の変動を防止する
ことができ、これによりソフト・ライトの発生を従来よ
りも低減することができる。
０ （Ｖ）前後の電圧を印加し、かつデータ読み出しの
際のオン時に３００ （μＡ）以下のメモリセル電流が
流れるようにこのメモリセル１１の定数を設定すれば、
ホットエレクトロン・モードはもちろんのことラッキー
エレクトロンやモードによる閾値電圧の変動を防止する
ことができ、これによりソフト・ライトの発生を従来よ
りも低減することができる。
第５図及び第６図はそれぞれ、上記実施例のＥＦＲＯＭ
で使用される定電圧回路１３の具体的構成を示す回路図
である。
で使用される定電圧回路１３の具体的構成を示す回路図
である。
第５図の回路は、電［電圧ｖＤＤと一定電圧の出力端子
２１との間に挿入されたデイプレッジジン型のＭＯＳ）
ランジメタ２２と、上記出力端子２１と０（ｖ）の接地
電圧ＶＳＳとの間に挿入された閾値電圧が０ （Ｖ）近
辺の値のイントリンシック型（！型）のＭＯＳ）ランジ
スタ２３とから構成されている。また、第６図の回路は
、電源電圧Ｖ。Ｄと接地電圧ＶＳＳとの間に挿入された
２個の抵抗２４゜２５とから構成されている。
２１との間に挿入されたデイプレッジジン型のＭＯＳ）
ランジメタ２２と、上記出力端子２１と０（ｖ）の接地
電圧ＶＳＳとの間に挿入された閾値電圧が０ （Ｖ）近
辺の値のイントリンシック型（！型）のＭＯＳ）ランジ
スタ２３とから構成されている。また、第６図の回路は
、電源電圧Ｖ。Ｄと接地電圧ＶＳＳとの間に挿入された
２個の抵抗２４゜２５とから構成されている。
回路上の制約から第６図に示すような定電圧回路を使用
せざるを得ない場合、電源電圧ＶＤＤが高くなるとドレ
イン電圧ＶＤも高くなるため、第８図に示すような素子
構造のメモリセルを使用する必要がある。このメモリセ
ルはＬＤＤ構造のトランジスタによって構成されている
。すなわち、前記ドレイン領域３３が高濃度のＮ＋型ド
レイン領域３８と、低濃度のＮ−型ドレイン領域３８と
から構成されている。このような構成のメモリセルを使
用すれば、メモリセルのドレイン側に抵抗が挿入された
ことと等優となり、この抵抗の両端間に電圧降下が生じ
ることによって、メモリセルのドレイン電圧を低下させ
ることができる。
せざるを得ない場合、電源電圧ＶＤＤが高くなるとドレ
イン電圧ＶＤも高くなるため、第８図に示すような素子
構造のメモリセルを使用する必要がある。このメモリセ
ルはＬＤＤ構造のトランジスタによって構成されている
。すなわち、前記ドレイン領域３３が高濃度のＮ＋型ド
レイン領域３８と、低濃度のＮ−型ドレイン領域３８と
から構成されている。このような構成のメモリセルを使
用すれば、メモリセルのドレイン側に抵抗が挿入された
ことと等優となり、この抵抗の両端間に電圧降下が生じ
ることによって、メモリセルのドレイン電圧を低下させ
ることができる。
しかし、上記第８図のような素子構造のメモリセルでは
、ラッキーエレクトロンによる書き込みが起こると、メ
モリセルの閾値電圧が上昇し、ドレイン電圧ＶＤが高く
なって、第７図中の特性ａに示すようにＶＤＤＩＪＩＮ
（動作電圧の下限値）が高くなってしまう。
、ラッキーエレクトロンによる書き込みが起こると、メ
モリセルの閾値電圧が上昇し、ドレイン電圧ＶＤが高く
なって、第７図中の特性ａに示すようにＶＤＤＩＪＩＮ
（動作電圧の下限値）が高くなってしまう。
そこで第５図に示すような定電圧回路を使用すれば、電
源電圧ｖＤＤが高くなってもドレイン電圧ＶＤを低くお
さえることができ、第７図中の特性すに示すようにＶＤ
ｔｌｋｌＩＮを一定にしておくことができる。従って、
第５図の定電圧回路を使用すれば、第９図に示すような
従来の素子構造のメモリセルを使用することができる。
源電圧ｖＤＤが高くなってもドレイン電圧ＶＤを低くお
さえることができ、第７図中の特性すに示すようにＶＤ
ｔｌｋｌＩＮを一定にしておくことができる。従って、
第５図の定電圧回路を使用すれば、第９図に示すような
従来の素子構造のメモリセルを使用することができる。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば、上記の各定数を持つメモリセルは通常、１Ｍビット
の集積度を持つＥＦＲＯＭで使用される場合ものである
が、要するにオン時のメモリセル電流の値が３００（μ
Ａ）以下となるように各定数が設定されているメモリセ
ルならばどのようなものでも使用可能である。例えば、
４Ｍビットの集積度を持つＥＦＲＯＭで使用されるメモ
リセルでは、第１のゲート酸化膜３４の膜厚が２００（
λ）、フローティングゲートとコントロールゲートとの
間のカップリング比が２、チャネル長りが０．９（μｍ
）、チャネル幅Ｗが０゜８（μｍ）の如く各定数が設定
され、このメモリセルのメモリセル電流は８０（μＡ〉
程度にすることができる。さらに、１６Ｍビットの集積
度を持つＥＦＲＯＭで使用されるメモリセルでは、第１
のゲート酸化膜３４の膜厚が１５０（入）、ブローティ
ングゲートとコントロールゲートとの間のカップリング
比が２、チャネル長り及びチャネル幅Ｗが共に０．６（
μｍ）の如く各定数が設定され、このメモリセルのメモ
リセル電流は５０（μＡ）程度にすることができる。
、種々の変形が可能であることはいうまでもない。例え
ば、上記の各定数を持つメモリセルは通常、１Ｍビット
の集積度を持つＥＦＲＯＭで使用される場合ものである
が、要するにオン時のメモリセル電流の値が３００（μ
Ａ）以下となるように各定数が設定されているメモリセ
ルならばどのようなものでも使用可能である。例えば、
４Ｍビットの集積度を持つＥＦＲＯＭで使用されるメモ
リセルでは、第１のゲート酸化膜３４の膜厚が２００（
λ）、フローティングゲートとコントロールゲートとの
間のカップリング比が２、チャネル長りが０．９（μｍ
）、チャネル幅Ｗが０゜８（μｍ）の如く各定数が設定
され、このメモリセルのメモリセル電流は８０（μＡ〉
程度にすることができる。さらに、１６Ｍビットの集積
度を持つＥＦＲＯＭで使用されるメモリセルでは、第１
のゲート酸化膜３４の膜厚が１５０（入）、ブローティ
ングゲートとコントロールゲートとの間のカップリング
比が２、チャネル長り及びチャネル幅Ｗが共に０．６（
μｍ）の如く各定数が設定され、このメモリセルのメモ
リセル電流は５０（μＡ）程度にすることができる。
さらに上記実施例ではこの発明をＥＦＲＯＭに実施した
場合について説明したが、これはさらにメモリセル内に
選択用トランジスタが追加されたＥ２ＦＲＯＭにも実施
が可能であることはいうまでもない。
場合について説明したが、これはさらにメモリセル内に
選択用トランジスタが追加されたＥ２ＦＲＯＭにも実施
が可能であることはいうまでもない。
［発明の効果］
以上説明したようにこの発明によれば、ソフト・ライト
の発生が従来よりも低減する不揮発性半導体メモリ装置
が提供できる。
の発生が従来よりも低減する不揮発性半導体メモリ装置
が提供できる。
第１図はこの発明の不揮発性半導体メモリ装置をＥＦＲ
ＯＭに実施した場合の１個のメモリセルに関係する部分
の構成を示す回路図、第２図ないし第４図はそれぞれ上
記第１図の実施例装置で使用されるメモリセルの特性図
、第５図及び第６図はそれぞれ上記実施例のＥＦＲＯＭ
で使用される定電圧回路の具体的構成を示す回路図、第
７図は上記第５図及び第６図に示す定電圧回路の動作電
圧の下限特性を示す図、第８図はＬＤＤ構造のメモリセ
ルの素子構造を示す断面図、第９図はＥＦＲＯＭで使用
されるメモリセルトランジスタの素子構造を示す断面図
、第１０図及び第１１図はそれぞれソフト・ライトの評
価を行う際のメモリセルの特性図である。 １１・・・メモリセル、１２・・・ＭＯＳ）ランジスタ
、１３・・・定電圧回路。
ＯＭに実施した場合の１個のメモリセルに関係する部分
の構成を示す回路図、第２図ないし第４図はそれぞれ上
記第１図の実施例装置で使用されるメモリセルの特性図
、第５図及び第６図はそれぞれ上記実施例のＥＦＲＯＭ
で使用される定電圧回路の具体的構成を示す回路図、第
７図は上記第５図及び第６図に示す定電圧回路の動作電
圧の下限特性を示す図、第８図はＬＤＤ構造のメモリセ
ルの素子構造を示す断面図、第９図はＥＦＲＯＭで使用
されるメモリセルトランジスタの素子構造を示す断面図
、第１０図及び第１１図はそれぞれソフト・ライトの評
価を行う際のメモリセルの特性図である。 １１・・・メモリセル、１２・・・ＭＯＳ）ランジスタ
、１３・・・定電圧回路。
Claims (1)
- 【特許請求の範囲】 ソース、ドレイン、フローティングゲート及びコントロ
ールゲートを有する不揮発性トランジスタからなるメモ
リセルを備え、データの読み出しの際に外部電源電圧を
降任して２（Ｖ）以下の電圧を上記メモリセルのドレイ
ンに印加するようにした不揮発性半導体メモリ装置にお
いて、 データの読み出しの際にセル電流の値が３００（μＡ）
以下となるように上記メモリセルの定数が設定されてな
ることを特徴とする不揮発性半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173558A JPH0338067A (ja) | 1989-07-05 | 1989-07-05 | 不揮発性半導体メモリ装置 |
| US07/547,795 US5241498A (en) | 1989-07-05 | 1990-07-03 | Non-volatile semiconductor memory device |
| KR1019900010150A KR930006983B1 (ko) | 1989-07-05 | 1990-07-05 | 불휘발성 반도체메모리장치 |
| DE69012457T DE69012457T2 (de) | 1989-07-05 | 1990-07-05 | Nichtflüchtige Halbleiterspeicheranordnung. |
| EP90112858A EP0406861B1 (en) | 1989-07-05 | 1990-07-05 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173558A JPH0338067A (ja) | 1989-07-05 | 1989-07-05 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338067A true JPH0338067A (ja) | 1991-02-19 |
Family
ID=15962777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173558A Pending JPH0338067A (ja) | 1989-07-05 | 1989-07-05 | 不揮発性半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5241498A (ja) |
| EP (1) | EP0406861B1 (ja) |
| JP (1) | JPH0338067A (ja) |
| KR (1) | KR930006983B1 (ja) |
| DE (1) | DE69012457T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520883A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 電圧設定回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648930A (en) * | 1996-06-28 | 1997-07-15 | Symbios Logic Inc. | Non-volatile memory which is programmable from a power source |
| US5838616A (en) * | 1996-09-30 | 1998-11-17 | Symbios, Inc. | Gate edge aligned EEPROM transistor |
| US5661687A (en) * | 1996-09-30 | 1997-08-26 | Symbios Logic Inc. | Drain excluded EPROM cell |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| KR101400691B1 (ko) * | 2008-05-14 | 2014-05-29 | 삼성전자주식회사 | 메모리 장치 및 메모리 프로그래밍 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS63252481A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | 不揮発性半導体メモリ |
| US4996686A (en) * | 1987-05-21 | 1991-02-26 | Kabushiki Kaisha Toshiba | Charge transfer device with reset voltage generating circuit |
| EP0301521B1 (en) * | 1987-07-29 | 1992-09-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR920009054B1 (ko) * | 1988-12-28 | 1992-10-13 | 가부시키가이샤 도시바 | 불휘발성 반도체메모리 |
-
1989
- 1989-07-05 JP JP1173558A patent/JPH0338067A/ja active Pending
-
1990
- 1990-07-03 US US07/547,795 patent/US5241498A/en not_active Expired - Lifetime
- 1990-07-05 EP EP90112858A patent/EP0406861B1/en not_active Expired - Lifetime
- 1990-07-05 DE DE69012457T patent/DE69012457T2/de not_active Expired - Fee Related
- 1990-07-05 KR KR1019900010150A patent/KR930006983B1/ko not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520883A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 電圧設定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0406861B1 (en) | 1994-09-14 |
| US5241498A (en) | 1993-08-31 |
| EP0406861A3 (en) | 1992-07-22 |
| DE69012457T2 (de) | 1995-03-09 |
| EP0406861A2 (en) | 1991-01-09 |
| KR910003815A (ko) | 1991-02-28 |
| KR930006983B1 (ko) | 1993-07-24 |
| DE69012457D1 (de) | 1994-10-20 |
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