JPS6188539A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPS6188539A JPS6188539A JP59210704A JP21070484A JPS6188539A JP S6188539 A JPS6188539 A JP S6188539A JP 59210704 A JP59210704 A JP 59210704A JP 21070484 A JP21070484 A JP 21070484A JP S6188539 A JPS6188539 A JP S6188539A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- field effect
- effect transistor
- gate electrode
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、ＭＯ８篭界効呆トラン７スタ、峙Ｖこ、ゲー
ト絶縁膜をその外部の絶線膜より特に薄くしたＭＯ８電
界効果トランジスタに関する。
ト絶縁膜をその外部の絶線膜より特に薄くしたＭＯ８電
界効果トランジスタに関する。
口、従来の技術
ＭＯ８電界効果トランジスタ（ＭＯ８−ＦＥＴという）
は、低周波帯よυ高周波帯迄広く用いられているトラン
ジスタ素子でめるが、特に高周波葡域においては、ＭＯ
８１１ＦＥＴＩ／）面周波特性、例えば、利得、最大動
作周波級等は、ＭＯ８−ＦＥＴｃＤ寄生谷奮に犬さく支
配される。従って、ＭＯ８＠ＦＪ＆Ｔの尚周波特性を改
善するためには、寄生容量τ該することが必袈でめる。
は、低周波帯よυ高周波帯迄広く用いられているトラン
ジスタ素子でめるが、特に高周波葡域においては、ＭＯ
８１１ＦＥＴＩ／）面周波特性、例えば、利得、最大動
作周波級等は、ＭＯ８−ＦＥＴｃＤ寄生谷奮に犬さく支
配される。従って、ＭＯ８＠ＦＪ＆Ｔの尚周波特性を改
善するためには、寄生容量τ該することが必袈でめる。
第３図１ａ）ｆｉ、従来のＭＯＳ −Ｆ ＥＴ ノ平面
図、ＰＪＥ＞［ｂ） 、 ｆｃ）はそれぞれ同図ｆａ）
のＡ−ＡおよびＢ−Ｂｄ；ｉｉ面図でろって、１は一導
電型、例えばＰ−型恭叛、２．３は反対４ｚ型のＮ＋ド
レイン及びノース知識、４はゲート絶縁膜、５，６．７
はそれぞれゲート。
図、ＰＪＥ＞［ｂ） 、 ｆｃ）はそれぞれ同図ｆａ）
のＡ−ＡおよびＢ−Ｂｄ；ｉｉ面図でろって、１は一導
電型、例えばＰ−型恭叛、２．３は反対４ｚ型のＮ＋ド
レイン及びノース知識、４はゲート絶縁膜、５，６．７
はそれぞれゲート。
ドレイン、ソース電極、８はゲート絶縁膜外部の絶縁膜
でめる０このような１〜■Ｏ８・ＦＥＴの寄生容量を低
減するためには、ゲート、ドレイン、ソース電極５，６
．７下の絶縁膜を厚くする方が良い。
でめる０このような１〜■Ｏ８・ＦＥＴの寄生容量を低
減するためには、ゲート、ドレイン、ソース電極５，６
．７下の絶縁膜を厚くする方が良い。
しかし、ゲート電極下のゲート絶縁膜の厚さが厚いと、
相互コンダクタンスｇｍが下がるため、高周波用途のＭ
ＯＳ−ＦＥＴでは数色Ａ程度に設計されている。このた
め、ＭＯＳ ＠ＦＥＴの寄生容量を低減するだめの別の
手段として、ドレイン会ソース電極下の絶縁換金できる
だけ厚くする方法が行われている。しかしながら、ゲー
ト絶縁膜とその外部の絶縁膜との膜厚差が大きくなると
、ゲート電極が前記膜厚差のある段差部で段切扛が発生
する。
相互コンダクタンスｇｍが下がるため、高周波用途のＭ
ＯＳ−ＦＥＴでは数色Ａ程度に設計されている。このた
め、ＭＯＳ ＠ＦＥＴの寄生容量を低減するだめの別の
手段として、ドレイン会ソース電極下の絶縁換金できる
だけ厚くする方法が行われている。しかしながら、ゲー
ト絶縁膜とその外部の絶縁膜との膜厚差が大きくなると
、ゲート電極が前記膜厚差のある段差部で段切扛が発生
する。
ハ００発明解決しようとする問題点
ウェーハ製造工程では、ウェーハ面内及びロット−１に
よる絶縁物、電極膜厚のバラツキにより、電極が切れか
かっているものについての検出は不可能である。ＭＯＳ
−ＦＢＴのゲー１［極にかかるバイアスは、動作状態で
は数ｖ程度であるが、製品組立工程中には静電気等の為
電圧が印加される場合かめる。このため、段切れ検出の
ためには、尚電圧の印加を行なえば良いが、これでは良
品までも破壊してし葦り几め、検出ができないという問
題点がある。
よる絶縁物、電極膜厚のバラツキにより、電極が切れか
かっているものについての検出は不可能である。ＭＯＳ
−ＦＢＴのゲー１［極にかかるバイアスは、動作状態で
は数ｖ程度であるが、製品組立工程中には静電気等の為
電圧が印加される場合かめる。このため、段切れ検出の
ためには、尚電圧の印加を行なえば良いが、これでは良
品までも破壊してし葦り几め、検出ができないという問
題点がある。
ニ０問題点（ｉｌ−解決するだのの手段上記問題点に対
し、本発明では、実際の動作に関与する素子部のゲート
電極と同じ段差部のめる疑似ゲート電極上もつチェック
パターンｒ１素子部とは別に設け、このチェックパター
ンで破壊試験を行うことで、同時に素子部の破壊強度を
推定することによｐ１ゲート電極段切れの品質管理を行
う。
し、本発明では、実際の動作に関与する素子部のゲート
電極と同じ段差部のめる疑似ゲート電極上もつチェック
パターンｒ１素子部とは別に設け、このチェックパター
ンで破壊試験を行うことで、同時に素子部の破壊強度を
推定することによｐ１ゲート電極段切れの品質管理を行
う。
ホ、実施例
つきに本発明を実施例により説明する。
第１１８１（ａ）は本発明の一実施例に係るチェックパ
ターンの平面図、同図ｆｂ）は図（ａ）のＡ−ＡＭ、面
図と、段切れチェックの探針を示す図である。第１図（
ａ）。
ターンの平面図、同図ｆｂ）は図（ａ）のＡ−ＡＭ、面
図と、段切れチェックの探針を示す図である。第１図（
ａ）。
（ｂｌにおいて、同じウェーハ内に、実際に動作する素
子部とは別に、素子部の外部絶縁膜と四球の外部絶線膜
８に四重れて、素子部のゲート絶縁膜と同じような厚ぢ
の疑似ゲート絶縁膜１４が形成ちれこの疑似ゲート絶縁
膜の上および外部絶縁膜８にかけて素子部のゲート電極
と同じような段差１０のある疑似ゲート電極１５が設け
られている。
子部とは別に、素子部の外部絶縁膜と四球の外部絶線膜
８に四重れて、素子部のゲート絶縁膜と同じような厚ぢ
の疑似ゲート絶縁膜１４が形成ちれこの疑似ゲート絶縁
膜の上および外部絶縁膜８にかけて素子部のゲート電極
と同じような段差１０のある疑似ゲート電極１５が設け
られている。
このようなチェックパターンの疑似ゲート電極１５の外
部絶縁膜８の上の部分で、探針９を当て、電圧を上げて
ゆくと、疑似ゲート絶樟膜１４の段切れがない場合は、
数十Ｖのところで疑似ゲート絶縁膜１４の絶縁破壊が起
り、短絡電流が流れる。
部絶縁膜８の上の部分で、探針９を当て、電圧を上げて
ゆくと、疑似ゲート絶樟膜１４の段切れがない場合は、
数十Ｖのところで疑似ゲート絶縁膜１４の絶縁破壊が起
り、短絡電流が流れる。
葦だ、疑似ゲート絶縁膜１４に汝切れが起ると。
一旦倣小電流が流れるが、絶憬破厳は起らず、オープン
状態である。
状態である。
第２図（ａ）は本発明の他の実施例に係るチェックパタ
ーンの平面図、同図＋ｂ）は同図（ａ）のＡ−Ａ断面図
と、接触探針金示す図である。第２図ｆａ） 、 （ｂ
）において、本例を第１図の例と比べると、疑似ゲート
電極１６は、疑似ゲート絶縁膜１４の上？横切って両側
の外部絶縁膜８の上に延びていることが第１図の例と異
なり、その他の部分は四じである。
ーンの平面図、同図＋ｂ）は同図（ａ）のＡ−Ａ断面図
と、接触探針金示す図である。第２図ｆａ） 、 （ｂ
）において、本例を第１図の例と比べると、疑似ゲート
電極１６は、疑似ゲート絶縁膜１４の上？横切って両側
の外部絶縁膜８の上に延びていることが第１図の例と異
なり、その他の部分は四じである。
第１図の例では、電極の段切れが絶線破壊電圧よυ犬さ
い場合には検出が不可能であるが、本例では２本の探針
９，９を外部絶縁膜８上の疑似ゲート電極１６の上に当
て、１ｈ流を流せは、電極部の抵抗分たけは電流が流れ
るが、ある電流値になるとオープン状態になる。このと
きの電流値分布をみれば、段切れ状態の検出が可能にな
る。よって、本例は、集積回路のような各社の段差部を
電極が父差するような場合にも有効である。
い場合には検出が不可能であるが、本例では２本の探針
９，９を外部絶縁膜８上の疑似ゲート電極１６の上に当
て、１ｈ流を流せは、電極部の抵抗分たけは電流が流れ
るが、ある電流値になるとオープン状態になる。このと
きの電流値分布をみれば、段切れ状態の検出が可能にな
る。よって、本例は、集積回路のような各社の段差部を
電極が父差するような場合にも有効である。
へ０発明の効果
本発明のＭＯ８′＆、！Ｊ′Ｆ−効米トランジスタでは
、上述のような、ウェーハ段階またはチップ内にチェッ
クパターンを備えていることにより、従来、破壊試駁の
たりに検出ができなかった素子部の段切れｔ１付設した
チェックパターンの検査により推定することができ、ウ
ェーハ製造工程での品質管理が可能になった。
、上述のような、ウェーハ段階またはチップ内にチェッ
クパターンを備えていることにより、従来、破壊試駁の
たりに検出ができなかった素子部の段切れｔ１付設した
チェックパターンの検査により推定することができ、ウ
ェーハ製造工程での品質管理が可能になった。
第１図（ａ）は本発明の一実施例に係るチェックパター
ンの平面図、同図（ｂ）は同図（ａ）のＡ−Ａ断面図と
接触探針を示す図、第２図（ａ）は本発明の実施向に係
るチェックパターンの平面図、同図（ｂｌは同区（ａ）
のＡ−Ａｌｊｒ面図と接触探針金示す図、第３図ｆａｌ
は従来のＭ ＯＳ 電界効果トランジスタの平面図、同
図（ｂ） 、 （ｃ）はそれぞれ同［，１（ａｌのＡ−
ＡおよびＢ−Ｂ断面図でらる。 １・・・・・・Ｐ−基数、２ 、３・・・・・・ドレイ
ン・ソース領域、４・・・・・・ゲート絶縁膜、５・・
・・・・ゲート箱１極、６゜７・・・・・・ドレイン・
ソース電極、８・・・・・・外部絶縁膜、９・・・・・
・探針、１４・・・・・・次位ゲート絶縁膜、１５゜１
６・・・・・・疑似ゲート電極。 よ、チ〕７５．＼、 代理人 弁理士 内 原 日！ −）に、ノ （どｌ、）
Ｃ（ｌン＄１ 図 茅２ 面 ／ −−１，＋λμ七二 ３ ＝ ｑト名ψ千ε兜を膜
ンの平面図、同図（ｂ）は同図（ａ）のＡ−Ａ断面図と
接触探針を示す図、第２図（ａ）は本発明の実施向に係
るチェックパターンの平面図、同図（ｂｌは同区（ａ）
のＡ−Ａｌｊｒ面図と接触探針金示す図、第３図ｆａｌ
は従来のＭ ＯＳ 電界効果トランジスタの平面図、同
図（ｂ） 、 （ｃ）はそれぞれ同［，１（ａｌのＡ−
ＡおよびＢ−Ｂ断面図でらる。 １・・・・・・Ｐ−基数、２ 、３・・・・・・ドレイ
ン・ソース領域、４・・・・・・ゲート絶縁膜、５・・
・・・・ゲート箱１極、６゜７・・・・・・ドレイン・
ソース電極、８・・・・・・外部絶縁膜、９・・・・・
・探針、１４・・・・・・次位ゲート絶縁膜、１５゜１
６・・・・・・疑似ゲート電極。 よ、チ〕７５．＼、 代理人 弁理士 内 原 日！ −）に、ノ （どｌ、）
Ｃ（ｌン＄１ 図 茅２ 面 ／ −−１，＋λμ七二 ３ ＝ ｑト名ψ千ε兜を膜
Claims (1)
- 外部の絶縁膜より段差分だけ薄いゲート絶縁膜を覆い
、かつ、前記外部絶縁膜上に延びている段差のあるゲー
ト電極を有し、さらに、前記ゲート絶縁膜と類似構造の
疑似ゲート絶縁膜とこの疑似ゲート絶縁膜の上に設けら
れ前記ゲート電極と同様の段差を有する疑似ゲート電極
とを有する段切れ測定用のチェックパターンが、前記ゲ
ート電極のある同一チップ内に有するかまたはチップに
分割前のウェーハの一部分に有しておったことを特徴と
するＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210704A JPS6188539A (ja) | 1984-10-08 | 1984-10-08 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210704A JPS6188539A (ja) | 1984-10-08 | 1984-10-08 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188539A true JPS6188539A (ja) | 1986-05-06 |
Family
ID=16593714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210704A Pending JPS6188539A (ja) | 1984-10-08 | 1984-10-08 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188539A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172435A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electronics Corp | 半導体装置 |
| JPH02134843A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 集積回路 |
| JP2002100663A (ja) * | 2000-09-22 | 2002-04-05 | Komatsu Electronic Metals Co Ltd | 半導体素子の電圧計測装置および電圧計測方法並びに測定装置 |
-
1984
- 1984-10-08 JP JP59210704A patent/JPS6188539A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172435A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electronics Corp | 半導体装置 |
| JPH02134843A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 集積回路 |
| JP2002100663A (ja) * | 2000-09-22 | 2002-04-05 | Komatsu Electronic Metals Co Ltd | 半導体素子の電圧計測装置および電圧計測方法並びに測定装置 |
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