JPS58155404A - フロ−チヤ−ト式プログラマブル・コントロ−ラ - Google Patents
フロ−チヤ−ト式プログラマブル・コントロ−ラInfo
- Publication number
- JPS58155404A JPS58155404A JP57037648A JP3764882A JPS58155404A JP S58155404 A JPS58155404 A JP S58155404A JP 57037648 A JP57037648 A JP 57037648A JP 3764882 A JP3764882 A JP 3764882A JP S58155404 A JPS58155404 A JP S58155404A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- jump
- conditional
- register
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0426—Programming the control sequence
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Devices For Executing Special Programs (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、互いに独立な複数系列のシーケンスプログ
ラムを、並列時分割的に実行できるようにしたフローチ
ャート方式のプログラマブル・コントローラ(以下、こ
れをPCという)に関する。
ラムを、並列時分割的に実行できるようにしたフローチ
ャート方式のプログラマブル・コントローラ(以下、こ
れをPCという)に関する。
周知の如く、フローチャート方式PCの使用方法は、ま
ず被制御対象の動作の流れをタイムチャートで表し、次
いでこれを第1図に示す如くフローチャート化し、更に
これを専用の言語でプログラムするもので、これによれ
ば機械の動きさえ理解できれば、電気的知識が余りなく
ともPCのプログラムが可能となるという利点がある。
ず被制御対象の動作の流れをタイムチャートで表し、次
いでこれを第1図に示す如くフローチャート化し、更に
これを専用の言語でプログラムするもので、これによれ
ば機械の動きさえ理解できれば、電気的知識が余りなく
ともPCのプログラムが可能となるという利点がある。
ところで、この種フローチャート式PCのプログラムは
、被制御対象の動作の流れを示すタイムチャートを基礎
として作成されているため、今仮にある被制御対象に対
応するプログラムを作成した結果、出力端子に余裕があ
ったとしても残りの出力端子を他の別のシーケンス動作
を行なう被制御対象系に適用することは極めて困難が伴
う。
、被制御対象の動作の流れを示すタイムチャートを基礎
として作成されているため、今仮にある被制御対象に対
応するプログラムを作成した結果、出力端子に余裕があ
ったとしても残りの出力端子を他の別のシーケンス動作
を行なう被制御対象系に適用することは極めて困難が伴
う。
そこで、この種のPCにおいて互いに独立した複数系列
の被制御対象を同時に制御させるためには、各被制御対
象毎に作成されたプログラムを1台のCPUによって時
分割的に実行することが考えられる。
の被制御対象を同時に制御させるためには、各被制御対
象毎に作成されたプログラムを1台のCPUによって時
分割的に実行することが考えられる。
ところが、この種のPCにおいては第1図においてステ
ップ(1)、(2)、(6)に示すように、瞬時実行が
完了して次のステップへ進む命令(以下、これを処理命
令という)の他に、ステップ(3)、(7)に示す如く
、一定の条件が整わない限り次のステップへ進まない命
令(以下、これを条件付特命令という)がある他、ステ
ップ(5)に示す如く、一定の条件が整った場合に次の
ステップ以外の別のステップヘジャンプする命令(以下
、これを条件付ジャンプ命令という)、あるいはステッ
プ(8)に示す如く無条件で所定のステップヘジャンプ
する命令(以下、これを無条件ジャンプ命令という)が
春在する。
ップ(1)、(2)、(6)に示すように、瞬時実行が
完了して次のステップへ進む命令(以下、これを処理命
令という)の他に、ステップ(3)、(7)に示す如く
、一定の条件が整わない限り次のステップへ進まない命
令(以下、これを条件付特命令という)がある他、ステ
ップ(5)に示す如く、一定の条件が整った場合に次の
ステップ以外の別のステップヘジャンプする命令(以下
、これを条件付ジャンプ命令という)、あるいはステッ
プ(8)に示す如く無条件で所定のステップヘジャンプ
する命令(以下、これを無条件ジャンプ命令という)が
春在する。
このため、スキャニングタイプのPCのように、ある被
制御対象をに対応するユーザプログラムを、1ステツプ
ずつ最後のステップまで実行し、次いで次の被制御対象
の制御プログラムへ移行するという手法を採用した場合
、一連のステップの中に条件付き特命令が存在すれば条
件が成立するまでの持時間の間、他の系列のプログラム
への移行が不可能となり、また、条件付きジャンプ命令
のジャンプ先が手前のステップへ戻るような場合、ある
いは、無条件ジャンプ命令が存在した場合、これによる
閉ループによって最終ステップまで実行する間に同様な
持峙閤が生じてしまい、他の系列のプログラムの実行が
不可能となる。
制御対象をに対応するユーザプログラムを、1ステツプ
ずつ最後のステップまで実行し、次いで次の被制御対象
の制御プログラムへ移行するという手法を採用した場合
、一連のステップの中に条件付き特命令が存在すれば条
件が成立するまでの持時間の間、他の系列のプログラム
への移行が不可能となり、また、条件付きジャンプ命令
のジャンプ先が手前のステップへ戻るような場合、ある
いは、無条件ジャンプ命令が存在した場合、これによる
閉ループによって最終ステップまで実行する間に同様な
持峙閤が生じてしまい、他の系列のプログラムの実行が
不可能となる。
この発明は上記の問題を解決するためになされたもので
、その目的とするところは、互いに独立な複数系列のシ
ーケンスプログラムを略同時に制御することが可能なフ
ローチャート式PCを提供することにある。
、その目的とするところは、互いに独立な複数系列のシ
ーケンスプログラムを略同時に制御することが可能なフ
ローチャート式PCを提供することにある。
こ゛の発明は上記の目的を達成するために、ある系列の
制御プログラムを最終ステップまで実行完了した後、他
の系列の制御プログラムへ移行するという手法を採用せ
ずに、ある系列の制御プログラムを1ステツプづつ実行
した結果、読出された命令が条件付特命令でかつその実
行結果が持条件成立の場合、条件付ジャンプ命令でかつ
ジャンプ条件成立の場合、無条件ジャンプ命令の何れか
である場合には、その系列の処理を中止して他の系列の
処理へ移行するようにしたものである。
制御プログラムを最終ステップまで実行完了した後、他
の系列の制御プログラムへ移行するという手法を採用せ
ずに、ある系列の制御プログラムを1ステツプづつ実行
した結果、読出された命令が条件付特命令でかつその実
行結果が持条件成立の場合、条件付ジャンプ命令でかつ
ジャンプ条件成立の場合、無条件ジャンプ命令の何れか
である場合には、その系列の処理を中止して他の系列の
処理へ移行するようにしたものである。
以下に、この発明の好適な一実施例を添付図面に従って
詳細に説明する。
詳細に説明する。
第2図はこの発明に係わるPCのシステム構成を示すブ
ロック図である。
ロック図である。
同図において、処理部1はマイクロコンピュータで構成
されており、主としてユーザ命令を実行する部分である
。
されており、主としてユーザ命令を実行する部分である
。
記憶装f2は、第3図に示す如く各系列のユーザプログ
ラムに対応した複数の記憶エリア(この例では2つのエ
リア2a 、 2b )を有し、各エリア2a、2bに
は一連のアドレスA1〜A8.85− 1〜B8が付されている。
ラムに対応した複数の記憶エリア(この例では2つのエ
リア2a 、 2b )を有し、各エリア2a、2bに
は一連のアドレスA1〜A8.85− 1〜B8が付されている。
アドレスレジスタ3内には記憶装w2内のエリア数(こ
の例では2個)に対応するレジスタが設けられており、
各レジスタはカウンタ4の出力で択一的に指定されるこ
ととなる。
の例では2個)に対応するレジスタが設けられており、
各レジスタはカウンタ4の出力で択一的に指定されるこ
ととなる。
なお、第3図の各エリア28.2bに記載されたプログ
ラムは、人聞の言語で示されているが、これは所定の機
械語に変換されて記憶されていることは勿論である。
ラムは、人聞の言語で示されているが、これは所定の機
械語に変換されて記憶されていることは勿論である。
次に、第4図は第3図の各エリア2a、2bに記載され
たプログラムをそれぞれ示すフローチャートである。同
図において、第4図(a )に示されたステップ(10
1a)〜ステップ(107a)はA系列のプログラムを
示し、第4図(b)に示されたステップ(101b )
〜(107b)はそれぞれB系列のプログラムを示す。
たプログラムをそれぞれ示すフローチャートである。同
図において、第4図(a )に示されたステップ(10
1a)〜ステップ(107a)はA系列のプログラムを
示し、第4図(b)に示されたステップ(101b )
〜(107b)はそれぞれB系列のプログラムを示す。
次に、第5図は本発明に係わるPCのシステムプログラ
ムを示すフローチャートである。このフローチャートを
構成する各ステップの内容を列挙すると次のようになる
。
ムを示すフローチャートである。このフローチャートを
構成する各ステップの内容を列挙すると次のようになる
。
6−
ステップ(201);第2図に示すレジスタカウンタ4
の内容を初期設定する。ここで、この実施例では初期設
定によってカウンタ4の内容は「0」となる。
の内容を初期設定する。ここで、この実施例では初期設
定によってカウンタ4の内容は「0」となる。
ステップ(202):第3図および第4図に示す各系列
のユーザプログラムの先頭アドレスAI。
のユーザプログラムの先頭アドレスAI。
B1を、それぞれアドレスレジスタ3内の該当するレジ
スタ内に格納する。
スタ内に格納する。
ステップ(203);レジスタカウンタ4の内容によっ
て指定されるアドレスレジスタ3内の特定のレジスタか
らその内容を読出す。
て指定されるアドレスレジスタ3内の特定のレジスタか
らその内容を読出す。
なお、この実施例では、レジスタカウンタ4の内容がr
OJの場合、アドレスレジスタ3内においてはA系列の
アドレスレジスタが指定され、これに対してレジスタカ
ウンタ4の内容が「1」の場合、日系列のアドレスレジ
スタが指定される。
OJの場合、アドレスレジスタ3内においてはA系列の
アドレスレジスタが指定され、これに対してレジスタカ
ウンタ4の内容が「1」の場合、日系列のアドレスレジ
スタが指定される。
ステップ(204);ステップ(203)で読出された
アドレスによって、記憶装置2内のユーザプログラムを
アクセスし、該裏声る命令を読出す。
アドレスによって、記憶装置2内のユーザプログラムを
アクセスし、該裏声る命令を読出す。
ステップ(205):記憶装置f2から続出された命令
が出力命令であった場合、該当する出力処理を行なう。
が出力命令であった場合、該当する出力処理を行なう。
ステップ(206);ステップ(204)で読出された
命令が、条件付特命令であるが否かを判定し、その判定
結果に応じてステップ(207)またはステップ(20
9)へ進む。
命令が、条件付特命令であるが否かを判定し、その判定
結果に応じてステップ(207)またはステップ(20
9)へ進む。
ステップ(207):条件付き特命令であった場合、持
条件が成立しているが否かを判定し、その判定結果に応
じてステップ(208)またはステップ(213)の何
れがへ進む。
条件が成立しているが否かを判定し、その判定結果に応
じてステップ(208)またはステップ(213)の何
れがへ進む。
ステップ(209);ステップ<204)で読出された
命令が、無条件ジャンプ命令であるが否かを判定し、そ
の判定結果に応じてステップ(210)又はステップ(
212)の何れがへ進む。
命令が、無条件ジャンプ命令であるが否かを判定し、そ
の判定結果に応じてステップ(210)又はステップ(
212)の何れがへ進む。
ステップ(210)ニステップ(204)で読出された
命令が、条件付ジャンプ命令であるが否かを判定し、そ
の判定結果に応じてステップ(211)またはステップ
<213>の何れがへ進む。
命令が、条件付ジャンプ命令であるが否かを判定し、そ
の判定結果に応じてステップ(211)またはステップ
<213>の何れがへ進む。
ステップ(212):無条件ジャンプ命令である場合、
そのジャンプ先のアドレスを該当する系列のアドレスレ
ジスタに格納する。。
そのジャンプ先のアドレスを該当する系列のアドレスレ
ジスタに格納する。。
灸 ステップ<213);アドレスレジスタに、次のア
ドレスをセットする。
ドレスをセットする。
ステップ(214):レジスタカウンタの内容を1つ歩
進させる。
進させる。
次に、第3図、第4図に示すユーザプログラムに対応し
て、本発明に係わるPCの動作を第5図のフローチャー
トを参照しつつ系統的に説明する。
て、本発明に係わるPCの動作を第5図のフローチャー
トを参照しつつ系統的に説明する。
まず、第5図において、システムプログラムがスタート
すると、ステップ(201)〜(204>が順次実行さ
れ、次いで後述する所定の各ステップ(205)〜(2
14>が順次実行された後、ステップ(203)、(2
04)が、繰り返し実行されることとなって、A系列ま
たは日系列の各命令が順次交互に読出される。
すると、ステップ(201)〜(204>が順次実行さ
れ、次いで後述する所定の各ステップ(205)〜(2
14>が順次実行された後、ステップ(203)、(2
04)が、繰り返し実行されることとなって、A系列ま
たは日系列の各命令が順次交互に読出される。
ここで、読出された命令が、第4図において、ステップ
(101a )、(101b >、(104a)、(1
04b)、(105a>、(105b)のように、前述
の処理命令の場合、第5図のシス9− テムプログラムにおいて、ステップ(205)→(20
6)→(209)→(210)→(213)と順次実行
が行なわれる。
(101a )、(101b >、(104a)、(1
04b)、(105a>、(105b)のように、前述
の処理命令の場合、第5図のシス9− テムプログラムにおいて、ステップ(205)→(20
6)→(209)→(210)→(213)と順次実行
が行なわれる。
この結果、各出力a 1. b 1のオン、オフ動作が
行なわれる。
行なわれる。
これに対して、読出された命令が第4図においニステッ
プ(102a )、(102b )、(106a )、
(106b )で示す条件相持命令であれば、その持条
件が成立している場合、ステップ(206)→(207
)→(208)→(214)と順次実行が行なわれ、他
方持条件が成立していない場合は、ステップ(206)
→(207)→(213)と進む。
プ(102a )、(102b )、(106a )、
(106b )で示す条件相持命令であれば、その持条
件が成立している場合、ステップ(206)→(207
)→(208)→(214)と順次実行が行なわれ、他
方持条件が成立していない場合は、ステップ(206)
→(207)→(213)と進む。
この結果、条件相持命令において、持条件が成立してい
る場合には、各該当するアドレスレジスタの内容は現ア
ドレスに保持されるのに対し、持条件が成立していない
場合には、次のステップのアドレスがセットされる。
る場合には、各該当するアドレスレジスタの内容は現ア
ドレスに保持されるのに対し、持条件が成立していない
場合には、次のステップのアドレスがセットされる。
更に、読出された命令が第4図においてステップ(10
3a)、(103b)に示t (:” J:、 キlk
件10− 付ジャンプ命令である場合、第5図のシステムプログラ
ムにおいては、ジャンプ条“件が成立している場合、ス
テップ(206)→(209)→(210) → (2
11) → (212) → (214> と進
むのに対し、ジャンプ条件が成立していない場合、ステ
ップ(206)→(209)→(210)→(211)
→(213)と進む。
3a)、(103b)に示t (:” J:、 キlk
件10− 付ジャンプ命令である場合、第5図のシステムプログラ
ムにおいては、ジャンプ条“件が成立している場合、ス
テップ(206)→(209)→(210) → (2
11) → (212) → (214> と進
むのに対し、ジャンプ条件が成立していない場合、ステ
ップ(206)→(209)→(210)→(211)
→(213)と進む。
この結果、ジャンプ条件が成立している場合には、該当
するアドレスレジスタにジャンプ先のアドレスがセット
されるの対し、ジャンプ条件が成立していない場合には
次のステップのアドレスがセットされる。
するアドレスレジスタにジャンプ先のアドレスがセット
されるの対し、ジャンプ条件が成立していない場合には
次のステップのアドレスがセットされる。
更に、続出された命令が第4図においてステップ(10
7a )、(107b )に示すごとき無条件ジャンプ
命令である場合、第5図のシステムプログラムにおいて
は、ステップ<206)→〈209)→(212)→(
214)と実行が行なわれる。
7a )、(107b )に示すごとき無条件ジャンプ
命令である場合、第5図のシステムプログラムにおいて
は、ステップ<206)→〈209)→(212)→(
214)と実行が行なわれる。
この結果、該当するアドレスレジスタにはジャンプ先の
アドレスがセットされる。
アドレスがセットされる。
このようにして、読出された命令が処理命令。
条件相持命令0条作付ジャンプ命令および無条件ジャン
プ命令の何れであるかによって、対応する命令実行が行
なわれる。
プ命令の何れであるかによって、対応する命令実行が行
なわれる。
また、ここで特に大切なことは、各命令実行の中で、読
出された命令が条件付き特命令で、かつその実行結果が
持条件成立の場合、条件付ジャンプ命令でかつその実行
結果がジャンプ条件成立の場合、または無条件ジャンプ
命令の何れかであった場合に限り、ステップ(214)
が実行されてレジスタカウンタの内容が歩進されること
である。
出された命令が条件付き特命令で、かつその実行結果が
持条件成立の場合、条件付ジャンプ命令でかつその実行
結果がジャンプ条件成立の場合、または無条件ジャンプ
命令の何れかであった場合に限り、ステップ(214)
が実行されてレジスタカウンタの内容が歩進されること
である。
すなわち、読出された命令が条件相持命令でかつその実
行結果が持条件成立の場合には、一般にその持条件が不
成立となるまでには何らかの持峙閣が存在し、この待時
間の間には、当該系列の出力をオンまたはオフさせる必
要がなく、この間に別の系を処理することによって、例
えば他の系列の略同時間帯にmIkの出力命令が連続的
に存在するような場合、これらの出力時間の遅れを最小
に留めることができる。
行結果が持条件成立の場合には、一般にその持条件が不
成立となるまでには何らかの持峙閣が存在し、この待時
間の間には、当該系列の出力をオンまたはオフさせる必
要がなく、この間に別の系を処理することによって、例
えば他の系列の略同時間帯にmIkの出力命令が連続的
に存在するような場合、これらの出力時間の遅れを最小
に留めることができる。
更に、読出された命令が条件付きジャンプ命令でかつそ
の実行結果がジャンプ条・件成立の場合、そのジャンプ
が何ステップが手前へ戻るような場合は、しばしば閉ル
ープが形成されて当該系列の出力状態が変化しない場合
がある。
の実行結果がジャンプ条・件成立の場合、そのジャンプ
が何ステップが手前へ戻るような場合は、しばしば閉ル
ープが形成されて当該系列の出力状態が変化しない場合
がある。
このような場合に、その待時間の間に別の系列を処理す
るようにすれば、略同時間帯に別の系列で出力命令が複
数連続的に存在するような場合、これらの出力を最小の
遅れ時間で処理することができる。
るようにすれば、略同時間帯に別の系列で出力命令が複
数連続的に存在するような場合、これらの出力を最小の
遅れ時間で処理することができる。
更に、読出された命令が無条件ジャンプ命令であるよう
な場合も、前記と同様な閉ループが形成され、これによ
る待時間が生じるが、この待時間の闇に別の系列を処理
するようにすれば、同様な遅れ時間を最小に留めること
ができるのである。
な場合も、前記と同様な閉ループが形成され、これによ
る待時間が生じるが、この待時間の闇に別の系列を処理
するようにすれば、同様な遅れ時間を最小に留めること
ができるのである。
また、各ユーザプログラム、に対応して専用の記憶エリ
アを設けたため、互いに独立した複数のシーケンスプロ
グラムを作成するような場合、各シーケンスプログラム
に対応するタイムチャートをそのまま専用の言語で別々
にプログラムすること13− ができ、両者を同一のタイムチャートで表し、これをプ
ログラムする場合に比べ、プログラムが明瞭で極めて分
り易くなり、この種PCの特徴であるプログラミングの
容易性をそのまま維持することができる。
アを設けたため、互いに独立した複数のシーケンスプロ
グラムを作成するような場合、各シーケンスプログラム
に対応するタイムチャートをそのまま専用の言語で別々
にプログラムすること13− ができ、両者を同一のタイムチャートで表し、これをプ
ログラムする場合に比べ、プログラムが明瞭で極めて分
り易くなり、この種PCの特徴であるプログラミングの
容易性をそのまま維持することができる。
なお、レジスタカウンタの数は2以上でも良いことは勿
論であり、この場合レジスタカウンタの最大計数値はそ
れに応じて増加すればよい。
論であり、この場合レジスタカウンタの最大計数値はそ
れに応じて増加すればよい。
以上の実施例の説明でも明らかなように、この発明に係
わるPCによれば、互いに独立した複数のシーケンスプ
ログラムを略同時に処理することができるとともに、各
シーケンスプログラムの作成に際してこれを別々のタイ
ムチャートに従って行なうことができ、この種PCの機
能性を一層向上させることができる。
わるPCによれば、互いに独立した複数のシーケンスプ
ログラムを略同時に処理することができるとともに、各
シーケンスプログラムの作成に際してこれを別々のタイ
ムチャートに従って行なうことができ、この種PCの機
能性を一層向上させることができる。
第1図は従来のフローチャート式PCのプログラムを示
すフローチャート、第2図は本発明に係わるPCのシス
テム構成を示すブロック図、第3図は本発明に係わるP
Cのユーザプログラムメモ14− リの内容を示すメモリマツプ、第4図は本発明に係わる
PCのユーザプログラム例を示すフローチャート、第5
図は本発明に係わるPCのシステムプログラムを示すフ
ローチャートである。 1・・・・・・・・・・・・・・・処理部2・・・・・
・・・・・・・・・・記憶装置3・・・・・・・・・・
・・・・・アドレスレジスタ4・・・・・・・・・・・
・・・・カウンタ2a、2b・・・記憶エリア 特許出願人 15− 第1図 cN
へ第4 (α) (b)
すフローチャート、第2図は本発明に係わるPCのシス
テム構成を示すブロック図、第3図は本発明に係わるP
Cのユーザプログラムメモ14− リの内容を示すメモリマツプ、第4図は本発明に係わる
PCのユーザプログラム例を示すフローチャート、第5
図は本発明に係わるPCのシステムプログラムを示すフ
ローチャートである。 1・・・・・・・・・・・・・・・処理部2・・・・・
・・・・・・・・・・記憶装置3・・・・・・・・・・
・・・・・アドレスレジスタ4・・・・・・・・・・・
・・・・カウンタ2a、2b・・・記憶エリア 特許出願人 15− 第1図 cN
へ第4 (α) (b)
Claims (1)
- (1)複数種の制御プログラムに対応して、複数の記憶
エリアを有するユーザプログラムメモリと:前記ユーザ
プログラムメモリの各記憶エリアに対応して設けられた
複数のアドレスレジスタと;前記複数のアドレスレジス
タの1つを指定するためのレジスタカウンタと; 前記レジスタカウンタで指定されたアドレスレジスタの
内容に基づいて、前記ユーザプログラムメモリをアクセ
スして各命令を実行する命令実行手段と; 前記レジスタカウンタで指定されたアドレスレジスタの
内容でアクセスされた命令が、条件付特命上でかつその
実行結果が持条件成立の場合、条件付ジャンプ命令でか
つその実行結果がジャンプ条件成立の場合または無条件
ジャンプ命令の何れかである場合には、当該命令実行終
了の度に、前記レジスタカウンタ7の内容を順次歩進さ
せるカウンタ歩進−押手段とを具備することを特徴とす
るフローチャート式プログラマブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037648A JPS58155404A (ja) | 1982-03-10 | 1982-03-10 | フロ−チヤ−ト式プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037648A JPS58155404A (ja) | 1982-03-10 | 1982-03-10 | フロ−チヤ−ト式プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58155404A true JPS58155404A (ja) | 1983-09-16 |
Family
ID=12503465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57037648A Pending JPS58155404A (ja) | 1982-03-10 | 1982-03-10 | フロ−チヤ−ト式プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155404A (ja) |
-
1982
- 1982-03-10 JP JP57037648A patent/JPS58155404A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4181938A (en) | Processor device | |
| US5504869A (en) | High speed processing system capable of executing strings of instructions in order without waiting completion of previous memory access instruction | |
| JPS58155404A (ja) | フロ−チヤ−ト式プログラマブル・コントロ−ラ | |
| JPS58155406A (ja) | フロ−チヤ−ト式プログラマブル・コントロ−ラ | |
| JP2002251291A (ja) | 車両内の技術的プロセスの制御方法,制御プログラム,メモリ素子,制御装置 | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JPH03288906A (ja) | Pcの命令実行方式 | |
| JP2585708B2 (ja) | プログラマブルコントローラ | |
| JP2927102B2 (ja) | 命令列切り替え方法及びそれを用いた演算プロセッサ | |
| JPH07210403A (ja) | タスク切換システム | |
| JPS605302A (ja) | シ−ケンスコントロ−ラのプログラム方法 | |
| JPH03172958A (ja) | 同期処理方法および並列処理システムおよび並列処理方法および並列化プログラム生成装置 | |
| JPH03139703A (ja) | プログラマブルコントローラのタイマ命令処理方式 | |
| JPS6365978B2 (ja) | ||
| JPH0462093B2 (ja) | ||
| JPS593647A (ja) | デ−タ処理システム | |
| JPH02178837A (ja) | マイクロプログラムの調速方式 | |
| JPH05233026A (ja) | マイクロコンピュータ回路 | |
| JPH03111949A (ja) | マイクロコンピュータシステム | |
| JPH05224711A (ja) | プログラマブルコントローラの制御方法 | |
| JPS62235641A (ja) | プログラム実行制御方式 | |
| JPH0447337B2 (ja) | ||
| JPH0561673A (ja) | オブジエクトプログラムの動的リンク方式 | |
| JPH03209530A (ja) | 時分割マルチタスク実行装置 | |
| JPS63184136A (ja) | 最適化処理方式 |