JPS58157155A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPS58157155A JPS58157155A JP57039347A JP3934782A JPS58157155A JP S58157155 A JPS58157155 A JP S58157155A JP 57039347 A JP57039347 A JP 57039347A JP 3934782 A JP3934782 A JP 3934782A JP S58157155 A JPS58157155 A JP S58157155A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- wiring
- voltage wiring
- power supply
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関するもので、特に素子間り配ＩＩ
ｔ容易にしたマスタスライスＬＳＩに関するものである
。
ｔ容易にしたマスタスライスＬＳＩに関するものである
。
集積−路Ｏうち、最後の金属蒸着による配線までは全く
同ｌｌＫ作っておき、最後の金属蒸着による配縁ｐみ管
違えて異なった機１１を有する集積回路ｔｍ造するマス
タスライス方式は公知である。こｒ）４Ｉｉ！なマスタ
スライス集積回路では、１テツプ上に電子素子を配列さ
せた素子領域とこれら素子間の配１ｍ會行なう為り配！
！領域とが予め定められており、拡散工８！（ウニハエ
程）Ｄ終了したマスタスライスを品種ごとに、Ａなった
配置パターンで相互配線してＬＳＩｔ−形成する。
同ｌｌＫ作っておき、最後の金属蒸着による配縁ｐみ管
違えて異なった機１１を有する集積回路ｔｍ造するマス
タスライス方式は公知である。こｒ）４Ｉｉ！なマスタ
スライス集積回路では、１テツプ上に電子素子を配列さ
せた素子領域とこれら素子間の配１ｍ會行なう為り配！
！領域とが予め定められており、拡散工８！（ウニハエ
程）Ｄ終了したマスタスライスを品種ごとに、Ａなった
配置パターンで相互配線してＬＳＩｔ−形成する。
従って、マスタスライスは最適集積度の要請全満足する
と共に％顧客Ｏ注文に応じて回路般計が可能でありその
融通性が高い点に特色を有するＯ 従来ｐ″＃スタスライステップρ構造を第１図に示しで
ある。即ち、！メタスライステップ１は素子領域１ｍ、
配線領域１ｂ、周辺領域ＩＣ【有する。素子領域１１に
はトランジスタ等任意Ｄｌ子素子が列状に多数配設嘔れ
ている。配線領域１ｂＦｉ素子領斌１−内の素子を相互
に接続する為り配ｓｒ施す区域で、十〇には横方向に延
びたアンダーパス（渥設配線層）２が複数個アレイ状に
配設されている。これらＯアンダーパス２Ｆ１、通常、
多結晶シリコン、又＃ｉＰ”拡散やＮ＋拡散の拡散層と
して形成場れる。一方、配線領域１ｂＫおける縦方向り
配ｌＩｉはアンダーパス２上に存在する絶縁層上ＫＡＡ
等Ｏ金属層【蒸着して形成する。
と共に％顧客Ｏ注文に応じて回路般計が可能でありその
融通性が高い点に特色を有するＯ 従来ｐ″＃スタスライステップρ構造を第１図に示しで
ある。即ち、！メタスライステップ１は素子領域１ｍ、
配線領域１ｂ、周辺領域ＩＣ【有する。素子領域１１に
はトランジスタ等任意Ｄｌ子素子が列状に多数配設嘔れ
ている。配線領域１ｂＦｉ素子領斌１−内の素子を相互
に接続する為り配ｓｒ施す区域で、十〇には横方向に延
びたアンダーパス（渥設配線層）２が複数個アレイ状に
配設されている。これらＯアンダーパス２Ｆ１、通常、
多結晶シリコン、又＃ｉＰ”拡散やＮ＋拡散の拡散層と
して形成場れる。一方、配線領域１ｂＫおける縦方向り
配ｌＩｉはアンダーパス２上に存在する絶縁層上ＫＡＡ
等Ｏ金属層【蒸着して形成する。
従来、ＣＭＯＳシリコンゲートマスＩスライスＬＳＩＤ
動作を高速化する場合に１電源ｍをｉリシリコン層や拡
散層ではなく金属層で構成している。金属一層配線でＣ
ＭＯＳシリコンゲートマスタスライスＬＳＩの電源線を
構成しえ従来例を第２図に示しである。図示した如く、
外１Ｂｒ）電源電圧ＶＤＤ Ｋ接続筋れるＶｌ）Ｉ）
ｌｉ絖部３ａＫｇ続され、基板上で略矩形形状に配設さ
れた部分３ｂ。
動作を高速化する場合に１電源ｍをｉリシリコン層や拡
散層ではなく金属層で構成している。金属一層配線でＣ
ＭＯＳシリコンゲートマスタスライスＬＳＩの電源線を
構成しえ従来例を第２図に示しである。図示した如く、
外１Ｂｒ）電源電圧ＶＤＤ Ｋ接続筋れるＶｌ）Ｉ）
ｌｉ絖部３ａＫｇ続され、基板上で略矩形形状に配設さ
れた部分３ｂ。
３ ｅ ＊ ３４ ｅ ３ ＠から構成された電源電圧
配線基部【有しており、一方、外部り接地１圧ＧＮＤ
Ｋ接続されるＧＮＤ接続＠４ｋＫ＊続嘔れ、基板上で略
矩形形状に配設された部分４ｂ＊ ４ｃｍ ４ｄｔ４ｅ
から構ｉ！された接地電圧配縁基ｓｒ有している。電源
電圧配線基部の部分３ｄ及び接地電圧配線基１８ｏｓ分
４ｄから互いに反対方向に延在して分岐部３ｆ及び４ｆ
が夫々設けられている。ｌＩ接した１対り分岐部３ｆと
４ｆとに接続壊れてセル６が設けられており、図示して
ないが、こＯ様なセル６は分岐＠３ｔ、４ｆ■長手方向
に沿って適数細膜けられている。
配線基部【有しており、一方、外部り接地１圧ＧＮＤ
Ｋ接続されるＧＮＤ接続＠４ｋＫ＊続嘔れ、基板上で略
矩形形状に配設された部分４ｂ＊ ４ｃｍ ４ｄｔ４ｅ
から構ｉ！された接地電圧配縁基ｓｒ有している。電源
電圧配線基部の部分３ｄ及び接地電圧配線基１８ｏｓ分
４ｄから互いに反対方向に延在して分岐部３ｆ及び４ｆ
が夫々設けられている。ｌＩ接した１対り分岐部３ｆと
４ｆとに接続壊れてセル６が設けられており、図示して
ないが、こＯ様なセル６は分岐＠３ｔ、４ｆ■長手方向
に沿って適数細膜けられている。
略矩形形状をなす電源電圧配縁基部と接地電圧配線基部
との夫々の対応する各辺部分において、％（、部分３ｂ
と４６及び３Ｃと４ｄにおいては第１入出力バツフア７
が設けられており、一方、部分３ｄと４Ｃ及び３・と４
ｄにおいて ゛は第２人出力バッファ７′が設けられ
ている。尚、参照番号５で示し九４０はパッドである。
との夫々の対応する各辺部分において、％（、部分３ｂ
と４６及び３Ｃと４ｄにおいては第１入出力バツフア７
が設けられており、一方、部分３ｄと４Ｃ及び３・と４
ｄにおいて ゛は第２人出力バッファ７′が設けられ
ている。尚、参照番号５で示し九４０はパッドである。
以上のｌｌ５ｌｉＩ！會有する従来技＠においては、第
１入出力バツフア７と菖２人出力バッツ７７′とＤ構成
が具な９１個Ｄりップ上＜４ｃｍ異なる２種類の人出力
バツファを有することとなる。
１入出力バツフア７と菖２人出力バッツ７７′とＤ構成
が具な９１個Ｄりップ上＜４ｃｍ異なる２種類の人出力
バツファを有することとなる。
即ち、第１人出力バッファ７においては電源電圧線がＡ
ツド５ｇａで接地電圧！Ｉ−ｂＸ内側に位置しており、
第２人出力バッファ７′においては電源電圧線が内側で
接地電圧１ｍが外側、即ちパッド儒に位置している。こ
Ｄ＠に従来技術にお−では、電源ＩＥ電圧線接地電圧−
とＤ内外関係がチップの各辺に応じて反対り関係となっ
ているＯで、夫々０辺における電源電圧−と接地電圧−
とＤ位置関係に応じて適切に入出力バッファを配設させ
ねばならな％／−ｈ、こｏｓＫａｔｓの異なった人出力
バツファが存在する場合には夫々ｒ）４を性が異なるの
で配−設計上の注意が必要とな９、配鯉設計が困難にな
ると共にレイアウトの自由度も減少逼れる。
ツド５ｇａで接地電圧！Ｉ−ｂＸ内側に位置しており、
第２人出力バッファ７′においては電源電圧線が内側で
接地電圧１ｍが外側、即ちパッド儒に位置している。こ
Ｄ＠に従来技術にお−では、電源ＩＥ電圧線接地電圧−
とＤ内外関係がチップの各辺に応じて反対り関係となっ
ているＯで、夫々０辺における電源電圧−と接地電圧−
とＤ位置関係に応じて適切に入出力バッファを配設させ
ねばならな％／−ｈ、こｏｓＫａｔｓの異なった人出力
バツファが存在する場合には夫々ｒ）４を性が異なるの
で配−設計上の注意が必要とな９、配鯉設計が困難にな
ると共にレイアウトの自由度も減少逼れる。
本発明は以上の点Ｋｌ！みなされたものであって、１個
Ｄ−Ｉｔスタスライステップにおいて、少な（とも入出
力バツファ１設ける部所においてはｔＴＪｌ、ＩＥ圧−
と接地電圧憑との内外関係力制じである様に電源電圧線
と接地電圧縁とを配設し、チップの各辺におけるパッド
領域に沿って設けられる入出力バッファを同−構成とし
たマス！スライスＬＳＩｔｌｌ供することを目的とする
。即ち、本発明は、矩形形状の基板上に複ａ個の素子領
域と、該素子領域間に介在される配線領域と、パッド領
域とｔ有するマスタスライスＬＳＩであ゛つて、外部の
第１基準電圧に接続ちれる第１基準電圧配線と外ＳＯ前
記第１基準電圧とは典なったｊｉ２基準電圧に接続筋れ
るｔＩＩＬ２基準電出配−と【有し、前記＠１基準電圧
配線は前記基板上に略矩形形状に延在して設けられたｔ
ｇ１基単電圧配線基郁【有し、前記１ｇ２基準電圧配−
は前記第ｌ基準電圧配線基部を略々囲繞して設けられた
第２基準電圧基部を有し、前記第１基！ＩＩ電圧配線基
部と第２基準電圧配線基部とに接続して＃＆けられる複
数個の入出力バッファがｓｔＩ紀マスタスライスＬＳＩ
の中心点から放射方向に同一の方向性をもって配設場れ
ていることを特徴とする４１２）である。
Ｄ−Ｉｔスタスライステップにおいて、少な（とも入出
力バツファ１設ける部所においてはｔＴＪｌ、ＩＥ圧−
と接地電圧憑との内外関係力制じである様に電源電圧線
と接地電圧縁とを配設し、チップの各辺におけるパッド
領域に沿って設けられる入出力バッファを同−構成とし
たマス！スライスＬＳＩｔｌｌ供することを目的とする
。即ち、本発明は、矩形形状の基板上に複ａ個の素子領
域と、該素子領域間に介在される配線領域と、パッド領
域とｔ有するマスタスライスＬＳＩであ゛つて、外部の
第１基準電圧に接続ちれる第１基準電圧配線と外ＳＯ前
記第１基準電圧とは典なったｊｉ２基準電圧に接続筋れ
るｔＩＩＬ２基準電出配−と【有し、前記＠１基準電圧
配線は前記基板上に略矩形形状に延在して設けられたｔ
ｇ１基単電圧配線基郁【有し、前記１ｇ２基準電圧配−
は前記第ｌ基準電圧配線基部を略々囲繞して設けられた
第２基準電圧基部を有し、前記第１基！ＩＩ電圧配線基
部と第２基準電圧配線基部とに接続して＃＆けられる複
数個の入出力バッファがｓｔＩ紀マスタスライスＬＳＩ
の中心点から放射方向に同一の方向性をもって配設場れ
ていることを特徴とする４１２）である。
第１基準電圧及びＷｂ２基準電圧としては、例えば、電
源電圧ＶＤＤや接地電圧ＧＮＤｔ：ｓ択的に印加するこ
とが可能である。本発明では、第１基準電圧配線の１部
ｔ−略矩形状に延在させてチップ上にｅけ、少なくとも
入出力バッファ１設ける箇所においては、その周りに蕗
２基準電圧配線の１部を般ける構成であるから、人出力
バツファ設置箇所においては第１基準電圧配線と第２基
準電圧配線との内外関係は全て同じであり、従ってチッ
プ上には同−株類の人出力バッファＤみが存在すること
となる。
源電圧ＶＤＤや接地電圧ＧＮＤｔ：ｓ択的に印加するこ
とが可能である。本発明では、第１基準電圧配線の１部
ｔ−略矩形状に延在させてチップ上にｅけ、少なくとも
入出力バッファ１設ける箇所においては、その周りに蕗
２基準電圧配線の１部を般ける構成であるから、人出力
バツファ設置箇所においては第１基準電圧配線と第２基
準電圧配線との内外関係は全て同じであり、従ってチッ
プ上には同−株類の人出力バッファＤみが存在すること
となる。
以下、第３図を参考に本発明の具体的実施の態様に付８
拝細に説明する。面、第３図中、第２図に示した要素と
同一のｇ！素に対しては同一の参照番号管使用する。ａ
Ｉ３図は、本発明をＣＭＯＳシリコンケートマスタスラ
イスＬＳＩＫ応用し、メタル一層で電源配線系ｉｓ成し
た状態を示した模式図である。
拝細に説明する。面、第３図中、第２図に示した要素と
同一のｇ！素に対しては同一の参照番号管使用する。ａ
Ｉ３図は、本発明をＣＭＯＳシリコンケートマスタスラ
イスＬＳＩＫ応用し、メタル一層で電源配線系ｉｓ成し
た状態を示した模式図である。
図示し友如く、チップｌ上において、電源電圧ＶＤＤ
ＩＩ続部３ａＫ接続場れて設けられた部分３ｂｔ ３ｃ
＊ ３ａ、 ｓ・は相互に一体的にｉ！続されて略矩形
形状ｔなす電源電圧配線基部’ｉｓ成している。然しな
がら、部分３・Ｄ先Ｓ七部分３Ｃの先端とは離隔してイ
ヤツブ９が形成ちれている。
ＩＩ続部３ａＫ接続場れて設けられた部分３ｂｔ ３ｃ
＊ ３ａ、 ｓ・は相互に一体的にｉ！続されて略矩形
形状ｔなす電源電圧配線基部’ｉｓ成している。然しな
がら、部分３・Ｄ先Ｓ七部分３Ｃの先端とは離隔してイ
ヤツブ９が形成ちれている。
こＤ略矩形形状ｔな丁電源電圧配線基＠ ３ｂ、３ｅ・
３ｄ、３＠ＩＤ周囲ＫＦｉ、接地電圧ＧＮＤ接続部４ａ
に接ｌｌｌ１ｔ嘔れ一体的構成を成す部分＋ｂ＋４ｅｅ
４ｄｔ４・′、４１１が設けられており、これらＯｓ分
は全体として略矩形形状を呈しており接−地電圧配線基
部【構成している０図示した郭く、電源電圧配線基部と
接地電圧配線基部とは互いに並設されており、両方Ｏ基
ｇに接続して入出力バッファ７が設けられる。従って、
人出力バッファ７を般ける箇所においては、テップＩＤ
各辺部分において、電源電圧配線基部と接地電圧配線基
部とは全て同一の内外関係り配置関係にある。
□こＤ様な構成とてることにより、テップ１上に設ける
人出力バッファ７は全て同一の＃Ｉ故とすることが可能
となる。接地電圧配線基ｌ１１０１４Ｉ會形戚する部分
４０′及び４・１Ｆ）先端部は所定距離離隔して配置さ
れイヤツブ１０が構ｇｉ！れてお９、電源電圧接続ｓ３
ａと電源電圧配置基部と會同−面上で接続することを許
容しているり第３図Ｄ＃ｓ成においては、史に１接地電
圧配−基ｓＯｓ分４ｂからギャップ９を貫通し、部分３
Ｃと平行にその内＠に延在する補助配＊１１４ｇが設け
られている。そして、この補助配線部４ｇから垂直方向
に適数個り分岐部４ｆが延在して設けられ、又対抗する
部分３ｄから垂直方向に同適数個り分岐部３ｆが延在し
て設けられており、隣接する分絃１１４ｆと３ｆとで対
ｔなしている。封管なす分岐部４ｆと３ｆとに接続され
、その長手軸方向【適数個配設してセル６Ｄアレイを形
成しである。
３ｄ、３＠ＩＤ周囲ＫＦｉ、接地電圧ＧＮＤ接続部４ａ
に接ｌｌｌ１ｔ嘔れ一体的構成を成す部分＋ｂ＋４ｅｅ
４ｄｔ４・′、４１１が設けられており、これらＯｓ分
は全体として略矩形形状を呈しており接−地電圧配線基
部【構成している０図示した郭く、電源電圧配線基部と
接地電圧配線基部とは互いに並設されており、両方Ｏ基
ｇに接続して入出力バッファ７が設けられる。従って、
人出力バッファ７を般ける箇所においては、テップＩＤ
各辺部分において、電源電圧配線基部と接地電圧配線基
部とは全て同一の内外関係り配置関係にある。
□こＤ様な構成とてることにより、テップ１上に設ける
人出力バッファ７は全て同一の＃Ｉ故とすることが可能
となる。接地電圧配線基ｌ１１０１４Ｉ會形戚する部分
４０′及び４・１Ｆ）先端部は所定距離離隔して配置さ
れイヤツブ１０が構ｇｉ！れてお９、電源電圧接続ｓ３
ａと電源電圧配置基部と會同−面上で接続することを許
容しているり第３図Ｄ＃ｓ成においては、史に１接地電
圧配−基ｓＯｓ分４ｂからギャップ９を貫通し、部分３
Ｃと平行にその内＠に延在する補助配＊１１４ｇが設け
られている。そして、この補助配線部４ｇから垂直方向
に適数個り分岐部４ｆが延在して設けられ、又対抗する
部分３ｄから垂直方向に同適数個り分岐部３ｆが延在し
て設けられており、隣接する分絃１１４ｆと３ｆとで対
ｔなしている。封管なす分岐部４ｆと３ｆとに接続され
、その長手軸方向【適数個配設してセル６Ｄアレイを形
成しである。
尚、本実施ガでは、メタル一層構成で＃）９、補助配縁
ｓ４ｇが存在するＤで、チップの下部入出力バッファ７
と内ｉｉＯセル６と【接続する為に、補助配線部４ｇＤ
下方にポリシリコン又は拡散によるＪｌｌ設配縁層８ｔ
適数個般けでおくと良い。
ｓ４ｇが存在するＤで、チップの下部入出力バッファ７
と内ｉｉＯセル６と【接続する為に、補助配線部４ｇＤ
下方にポリシリコン又は拡散によるＪｌｌ設配縁層８ｔ
適数個般けでおくと良い。
以上、詳説した如く、本発明によれば、人出カバッファ
【設ける箇所において入出力バラ７７に１！続すべき第
１基準電圧配線とｊＩ２基準電圧配線との内外関係を同
一としｅｐで、マスタスライステップに設けられる入出
カッくツファの全ては該テップＤ中心点から放射方向に
同一〇方向性【有することとなる。従って、配線設計が
着しく容易になると共に、人出カッ（ツファのｍｇａ＊
＊から生ずる肴性質化の影響ｔ’ｌｊることはない◎ 尚、本発明は上述し九特定の実施ガ＃ＩＣ限定嘔れるべ
ｌ！ものではなく、特許請求の範囲の記載に４づく技術
的範囲會逸脱することなし［ｆｉ々Ｄ変形が可能である
ことは勿論である。ガえば、上述した実施ガではメタル
一層配縁り場合に付いて説明したが本発明はこの様な場
ｆ！ｒｒのみ限定されるべきものではなく多層配＠［も
応用可能である。例えば、多層配線とする場合には、ギ
ャップ９や１０を設ける必要がない。又、本発明におけ
る配線部は公知技術を使用して容易に製造可能であり、
・例えばＭ、ム響等Ｏ金属を適宜選択し蒸着技術を適用
することが可能である。
【設ける箇所において入出力バラ７７に１！続すべき第
１基準電圧配線とｊＩ２基準電圧配線との内外関係を同
一としｅｐで、マスタスライステップに設けられる入出
カッくツファの全ては該テップＤ中心点から放射方向に
同一〇方向性【有することとなる。従って、配線設計が
着しく容易になると共に、人出カッ（ツファのｍｇａ＊
＊から生ずる肴性質化の影響ｔ’ｌｊることはない◎ 尚、本発明は上述し九特定の実施ガ＃ＩＣ限定嘔れるべ
ｌ！ものではなく、特許請求の範囲の記載に４づく技術
的範囲會逸脱することなし［ｆｉ々Ｄ変形が可能である
ことは勿論である。ガえば、上述した実施ガではメタル
一層配縁り場合に付いて説明したが本発明はこの様な場
ｆ！ｒｒのみ限定されるべきものではなく多層配＠［も
応用可能である。例えば、多層配線とする場合には、ギ
ャップ９や１０を設ける必要がない。又、本発明におけ
る配線部は公知技術を使用して容易に製造可能であり、
・例えばＭ、ム響等Ｏ金属を適宜選択し蒸着技術を適用
することが可能である。
第１Ｆｊ！ＪＦｉマスタスライステツプＯ全体的構戚を
示した模式図、第２図は従来技術の電源配線１施したマ
スタスライスＩＪＩｔ示した模式図、第３図は本発明の
１実施例ｔ）ＩＥ源配ａｔ施したマスタスライスＬＳＩ
′ｇｒ示した模式図である。 （符号の説明） １ ：マスタスライステップ ｌ＆：素子領域ｌｂ＝
配置領域 ＩＣ：パツド領域３ａ：電源電圧接
続部 ４１：ａ地電圧接続部３ｂｅ ３＠−３ｄ−３
・：電源電圧配線基部４ｂ＋ ４ｃｓ ４ｄｔ ４ｓ’
＊ ４ｅ’ ： 接地電圧配線基部６：セ ル
７二人出力バツファ特許出願人 株式会社 リ
コ − 代理人 小 橋 正 明 第１図 ｈ 第２図
示した模式図、第２図は従来技術の電源配線１施したマ
スタスライスＩＪＩｔ示した模式図、第３図は本発明の
１実施例ｔ）ＩＥ源配ａｔ施したマスタスライスＬＳＩ
′ｇｒ示した模式図である。 （符号の説明） １ ：マスタスライステップ ｌ＆：素子領域ｌｂ＝
配置領域 ＩＣ：パツド領域３ａ：電源電圧接
続部 ４１：ａ地電圧接続部３ｂｅ ３＠−３ｄ−３
・：電源電圧配線基部４ｂ＋ ４ｃｓ ４ｄｔ ４ｓ’
＊ ４ｅ’ ： 接地電圧配線基部６：セ ル
７二人出力バツファ特許出願人 株式会社 リ
コ − 代理人 小 橋 正 明 第１図 ｈ 第２図
Claims (1)
- １、矩形形状の基板上に複数個０素子領域と、該素子領
域間に介在される配線領域と、パッド領域と會有するマ
スタスライスＬＳＩにおいて、外部り第１基準電圧に接
続される第１基準電圧配線と外Ｓｔ）餉記第１基準電圧
とは異なった第２基準電圧にｍｍされる菖２基準電圧配
線とを有し、前記ＪＩ１１基皐電比配ｌｊＡ＃ｉ前記基
板上に略矩形形状Ｋｇ在して設けられ九第１基準電圧配
−基Ｓｔ有し、飾記纂２基準慝圧配−は前記第１基準電
圧配線基部を略々Ｓ繞して設けられたＩＩ２基準電圧配
線基部會有し、前記第１基準電圧配置基部と＠２基準電
圧配配置部とＫｉｉ！続して般りられる複数個の入出力
バッファが―記マスタスライスＬＳＩの中心点から放射
畜肉に同一〇方向性をもって配設されることを特徴とす
る！メタスライスＬＳＩ５
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57039347A JPS58157155A (ja) | 1982-03-15 | 1982-03-15 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57039347A JPS58157155A (ja) | 1982-03-15 | 1982-03-15 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58157155A true JPS58157155A (ja) | 1983-09-19 |
Family
ID=12550539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57039347A Pending JPS58157155A (ja) | 1982-03-15 | 1982-03-15 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58157155A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273335A (ja) * | 1987-04-30 | 1988-11-10 | Nec Corp | 半導体集積回路装置 |
| JPH01251639A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JPH07169840A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置 |
-
1982
- 1982-03-15 JP JP57039347A patent/JPS58157155A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63273335A (ja) * | 1987-04-30 | 1988-11-10 | Nec Corp | 半導体集積回路装置 |
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