JPS60105251A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60105251A JPS60105251A JP58211865A JP21186583A JPS60105251A JP S60105251 A JPS60105251 A JP S60105251A JP 58211865 A JP58211865 A JP 58211865A JP 21186583 A JP21186583 A JP 21186583A JP S60105251 A JPS60105251 A JP S60105251A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit pattern
- function
- functional
- function blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Recrystallisation Techniques (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＣＰＩＪやＲＡＭ等のように広汎な使用が可
能な定まった論理機能ブロックを協えた半導体集積回路
の改良に関する。
能な定まった論理機能ブロックを協えた半導体集積回路
の改良に関する。
（発明の技術的背景とその問題点）
従来、一般的な論理機能を実現する半導体集積回路にお
いては、汎用性の高いＣＰＵやＲＡＭ等の定まった論理
機能を有する機能ブロックも汎用性の無い機能回路と同
様に同一半導体基板面上に形成している。このため、Ｃ
ＰＵやＲＡＭ等を含む新たな半導体集積回路を実現する
場合、ＣＰｔＪやＲＡＭ等も含めて新たな回路パターン
を設計しなければならず、それに要する日数は多大なも
のとなる。即ち、多品種少量生産には適さなかった。
いては、汎用性の高いＣＰＵやＲＡＭ等の定まった論理
機能を有する機能ブロックも汎用性の無い機能回路と同
様に同一半導体基板面上に形成している。このため、Ｃ
ＰＵやＲＡＭ等を含む新たな半導体集積回路を実現する
場合、ＣＰｔＪやＲＡＭ等も含めて新たな回路パターン
を設計しなければならず、それに要する日数は多大なも
のとなる。即ち、多品種少量生産には適さなかった。
また、集積回路全体（チップ面積）が大きくなるという
問題があった。
問題があった。
本発明の目的は、ＣＰＵやＲＡＭ等のような汎用性の高
い論理機能ブロックを含む新規な集積回路の設計を容易
に行うことができ、且つその小形化をはかることができ
、多品種少量生産に適した半導体集積回路を提供するこ
とにある。
い論理機能ブロックを含む新規な集積回路の設計を容易
に行うことができ、且つその小形化をはかることができ
、多品種少量生産に適した半導体集積回路を提供するこ
とにある。
本発明の骨子は、ＣＰＵやＲＡＭ等の汎用性の高い機能
ブロックを下層に埋込み、この機能ブロックと上層の機
能回路パターンとを接続して集積回路を実現することに
ある。
ブロックを下層に埋込み、この機能ブロックと上層の機
能回路パターンとを接続して集積回路を実現することに
ある。
即ち本発明は、汎用性の高いＣＰＵやＲＡＭ等の機能ブ
ロックを含む半導体集積回路において、半導体基板上に
予め定まった論理機能を有する機能ブロックを形成する
と共に、その上に絶縁膜を被着して固定論理機能付基板
を設け、この基板上に半導体膜を被着し、この半導体股
上に任意の論理機能を実現する機能回路パターンを形成
し、上記機能ブロックと機能回路パターンとを上記絶縁
膜に設けたスルーホールを介して接続し所望の論理機能
を実現するようにしたものである。
ロックを含む半導体集積回路において、半導体基板上に
予め定まった論理機能を有する機能ブロックを形成する
と共に、その上に絶縁膜を被着して固定論理機能付基板
を設け、この基板上に半導体膜を被着し、この半導体股
上に任意の論理機能を実現する機能回路パターンを形成
し、上記機能ブロックと機能回路パターンとを上記絶縁
膜に設けたスルーホールを介して接続し所望の論理機能
を実現するようにしたものである。
本発明によれば、ＣＰＵやＲＡＭ等の機能ブロックを予
め下層に埋込み形成しているので、新たな集積回路を設
計する場合、上層に形成する機能回路パターンの形状及
び該パターンと機能ブロックとの接続関係を考慮するの
みでよい。このため、新たな集積回路パターンの設計日
数を大幅に減らすことができ一多品種少量生産に極めて
有効である。しかも、機能ブロックと機能回路パターン
とが２層構造となっているので、チップ面積を小さくす
ることができる。また、機能ブロックを埋込み形成して
いるので、上層の機能回路パターンの自由度が高く、従
って複雑な論理機能を容易に実現することが可能である
。
め下層に埋込み形成しているので、新たな集積回路を設
計する場合、上層に形成する機能回路パターンの形状及
び該パターンと機能ブロックとの接続関係を考慮するの
みでよい。このため、新たな集積回路パターンの設計日
数を大幅に減らすことができ一多品種少量生産に極めて
有効である。しかも、機能ブロックと機能回路パターン
とが２層構造となっているので、チップ面積を小さくす
ることができる。また、機能ブロックを埋込み形成して
いるので、上層の機能回路パターンの自由度が高く、従
って複雑な論理機能を容易に実現することが可能である
。
以下、本発明の詳細を図示の実施例によって説明する。
第１図乃至第５図は本発明の一実施例に係わるゲートア
レイ型集積回路の製造工程を示す図である。まず、第１
図に斜視図を第２図に第１図の矢視Ａ−Ａ断面を示す如
く、半導体基板１上にＲＡＭ２ヤＣＰＵ３等の機能ブロ
ックを形成し、その上に絶縁膜４を被着して固定論理機
能付基板、５−を形成した。なお、上記第１図及び第２
図においてはＲＡＭ２やＣＰＵ３等のパターンは省略し
である。次いで、第３図に断面図を示す如く固定論理機
能付基板−５−１つまり絶縁膜、４上に半導体膜６を堆
積し、この半導体膜６を例えば電子ビームによりアニー
ルして再結晶化した。ここで、絶縁膜４表面に周期的溝
を形成しておけば、半導体膜６を単結晶化することがで
きる。
レイ型集積回路の製造工程を示す図である。まず、第１
図に斜視図を第２図に第１図の矢視Ａ−Ａ断面を示す如
く、半導体基板１上にＲＡＭ２ヤＣＰＵ３等の機能ブロ
ックを形成し、その上に絶縁膜４を被着して固定論理機
能付基板、５−を形成した。なお、上記第１図及び第２
図においてはＲＡＭ２やＣＰＵ３等のパターンは省略し
である。次いで、第３図に断面図を示す如く固定論理機
能付基板−５−１つまり絶縁膜、４上に半導体膜６を堆
積し、この半導体膜６を例えば電子ビームによりアニー
ルして再結晶化した。ここで、絶縁膜４表面に周期的溝
を形成しておけば、半導体膜６を単結晶化することがで
きる。
次に、第４図に平面図を示す如く半導体膜６上にＣ−Ｍ
ＯＳゲートアレーのマスター部を形成した。即ち、半導
体膜６上の中央部にベーシックセル列７を形成すると共
に、周辺部にＩ１０パッド群８を形成した。第６図は１
つのベーシックセルを示している。１１はＰウェル、１
２１．〜．１２３はＮ＋型層、１４１．〜．１４３はＰ
＋型層、１５１．１５２はシリコンゲートである。次い
で、第５図に断面図を示す如く前記絶縁膜４に選択エツ
チング等によりスルーホールを形成し、このスルーボー
ル内に例えばＡＩ膜を埋込み、機能ブロックと機能回路
パターンとの接続のための配線用リード９を形成した。
ＯＳゲートアレーのマスター部を形成した。即ち、半導
体膜６上の中央部にベーシックセル列７を形成すると共
に、周辺部にＩ１０パッド群８を形成した。第６図は１
つのベーシックセルを示している。１１はＰウェル、１
２１．〜．１２３はＮ＋型層、１４１．〜．１４３はＰ
＋型層、１５１．１５２はシリコンゲートである。次い
で、第５図に断面図を示す如く前記絶縁膜４に選択エツ
チング等によりスルーホールを形成し、このスルーボー
ル内に例えばＡＩ膜を埋込み、機能ブロックと機能回路
パターンとの接続のための配線用リード９を形成した。
かくして形成されたマスターチップは、その上に金属配
線を施すことにより、所望の論理機能を容易に実現する
ことができる。例えば、Ｘ、Ｙの２層の配線を施せばＲ
ＡＭ２やＣＰＵ３の配線用リード９とベーシックセル及
びベージ、ツクセル間の接続が達成できる。そしてこの
場合、ＲＡＭ２やＣＰＵ３等の機能ブロックが下層に予
め埋込み形成されているので、新たな集積回路パターン
を設計する場合、上層の機能回路パターンの形状及び該
回路と機能ブロックとの接続関係を考慮するのみで容易
に実現することができる。従って、多品種少量生産の回
路に極めて有効である。
線を施すことにより、所望の論理機能を容易に実現する
ことができる。例えば、Ｘ、Ｙの２層の配線を施せばＲ
ＡＭ２やＣＰＵ３の配線用リード９とベーシックセル及
びベージ、ツクセル間の接続が達成できる。そしてこの
場合、ＲＡＭ２やＣＰＵ３等の機能ブロックが下層に予
め埋込み形成されているので、新たな集積回路パターン
を設計する場合、上層の機能回路パターンの形状及び該
回路と機能ブロックとの接続関係を考慮するのみで容易
に実現することができる。従って、多品種少量生産の回
路に極めて有効である。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記機能ブロックはＣＰＵやＲＡＭ等に限
定されるものではなく、汎用性の高い論理機能を有する
ものであればよい。また、上層に形成する機能回路パタ
ーンの形式としては、通常用いられる方法ならば、ビル
ディングブロック、ポリセル、マスタースライス等何で
も構わない。さらに、テクノロジーとしては、Ｃ−ＭＯ
Ｓの他にＮＭＯＳ、バイポーラ、超伝導バリスティツク
等が可能である。また、機能ブロックと機能回路パター
ンとの接続に使用する配線用リードは、Ａ１に限らず導
電体であればよい。さらに、配線用リードを通すための
スルーホールの位置や個数等は、仕様に応じて適宜定め
ればよい。また、スルーホール形成を前記半導体膜形成
の前に行うことも可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができる
。
い。例えば、前記機能ブロックはＣＰＵやＲＡＭ等に限
定されるものではなく、汎用性の高い論理機能を有する
ものであればよい。また、上層に形成する機能回路パタ
ーンの形式としては、通常用いられる方法ならば、ビル
ディングブロック、ポリセル、マスタースライス等何で
も構わない。さらに、テクノロジーとしては、Ｃ−ＭＯ
Ｓの他にＮＭＯＳ、バイポーラ、超伝導バリスティツク
等が可能である。また、機能ブロックと機能回路パター
ンとの接続に使用する配線用リードは、Ａ１に限らず導
電体であればよい。さらに、配線用リードを通すための
スルーホールの位置や個数等は、仕様に応じて適宜定め
ればよい。また、スルーホール形成を前記半導体膜形成
の前に行うことも可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができる
。
第１図乃至第５図は本発明の一実施例に係わるゲートア
レイ型半導体集積回路の製造工程を説明するためのもの
で第１図は斜視図、第２図及び第３図は断面図、第４図
は平面図、第５図は断面図、第６図は上記回路に使用し
たベーシックセルを示す平面図である。 １・・・半導体基板、２・・・ＲＡＭ、３・・・ＣＰＵ
、４・・・絶縁膜１．５−・・・固定論理機能付基板、
６・・・半導体膜、７・・・ベーシックセル列１．８・
・・Ｉ１０パッド群、９・・・接続用リード。 第４図 第６図
レイ型半導体集積回路の製造工程を説明するためのもの
で第１図は斜視図、第２図及び第３図は断面図、第４図
は平面図、第５図は断面図、第６図は上記回路に使用し
たベーシックセルを示す平面図である。 １・・・半導体基板、２・・・ＲＡＭ、３・・・ＣＰＵ
、４・・・絶縁膜１．５−・・・固定論理機能付基板、
６・・・半導体膜、７・・・ベーシックセル列１．８・
・・Ｉ１０パッド群、９・・・接続用リード。 第４図 第６図
Claims (2)
- （１）半導体基板上に予め定まった論理機能を有する機
能ブロックを形成すると共に、その上に絶縁膜を被着し
てなる固定論理機能付基板と、この基板上に被着された
半導体膜と、この半導体膜上に形成され任意の論理機能
を実現する機能回路パターンとを具備し、前記機能ブロ
ックと機能回路パターンとを前記絶縁膜に設けたスルー
ホールを介して接続し所望の論理機能を実現したことを
特徴とする半導体集積回路。 - （２）前記機能ブロックは、汎用性の高いＣＰＵ及びＲ
ＡＭ等からなるものであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211865A JPS60105251A (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211865A JPS60105251A (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105251A true JPS60105251A (ja) | 1985-06-10 |
Family
ID=16612888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211865A Pending JPS60105251A (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105251A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398132A (ja) * | 1986-10-14 | 1988-04-28 | Mitsubishi Electric Corp | マスタスライスｌｓｉ装置 |
| US4855803A (en) * | 1985-09-02 | 1989-08-08 | Ricoh Company, Ltd. | Selectively definable semiconductor device |
| US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
-
1983
- 1983-11-11 JP JP58211865A patent/JPS60105251A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855803A (en) * | 1985-09-02 | 1989-08-08 | Ricoh Company, Ltd. | Selectively definable semiconductor device |
| JPS6398132A (ja) * | 1986-10-14 | 1988-04-28 | Mitsubishi Electric Corp | マスタスライスｌｓｉ装置 |
| US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
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