JPH04120771A - マスタースライス方式集積回路装置用遅延セル - Google Patents
マスタースライス方式集積回路装置用遅延セルInfo
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- JPH04120771A JPH04120771A JP2241995A JP24199590A JPH04120771A JP H04120771 A JPH04120771 A JP H04120771A JP 2241995 A JP2241995 A JP 2241995A JP 24199590 A JP24199590 A JP 24199590A JP H04120771 A JPH04120771 A JP H04120771A
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- JP
- Japan
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- master slice
- integrated circuit
- capacitor
- circuit device
- power supply
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式集積回路装置における遅
延回路に関する。
延回路に関する。
従来のマスタースライス方式集積回路装置は、遅延回路
を構成するために、論理回路素子の遅延時間を用いて遅
延回路を構成していた。
を構成するために、論理回路素子の遅延時間を用いて遅
延回路を構成していた。
近年、マスタースライス方式集積回路装置の論理回路素
子の遅延時間は、高速化してきており、論理回路素子で
あるインバータの遅延時間は、Ｉｎｓを下回るようにな
ってきている。よって、前述の従来技術で論理回路素子
の遅延時間を用いて遅延回路を構成しようとすると、論
理回路素子数が増加し集積回路装置の面積が増加する。
子の遅延時間は、高速化してきており、論理回路素子で
あるインバータの遅延時間は、Ｉｎｓを下回るようにな
ってきている。よって、前述の従来技術で論理回路素子
の遅延時間を用いて遅延回路を構成しようとすると、論
理回路素子数が増加し集積回路装置の面積が増加する。
そのため、集積回路のコストの増加、集積回路の大型化
という問題点を有する。
という問題点を有する。
そこで本発明は、このような問題点を解決するもので、
その目的とするところはマスタースライス方式集積回路
装置の面積を増加させることなく、遅延回路を構成する
ことを目的とする。
その目的とするところはマスタースライス方式集積回路
装置の面積を増加させることなく、遅延回路を構成する
ことを目的とする。
本発明のマスタースライス方式集積回路装置用遅延セル
は、 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、ｂ）前ｇ己セル番よキ
ャパシタと、 Ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの第一電極は、前記信号配線接続端
子と接続され、前記キャパシタの第二電極は、前記電源
配線接続端子と電気的に接続されており、 ｆ）前記キャパシタの断面構造は、上層から、電源配線
層、電気的絶縁層、信号配線層、電気的絶縁層、マスタ
ースライス方式集積回路装置基板の順に構成され、 ｇ）前記マスタースライス方式集積回路装置基板と電源
配線層とは、同電位であることを特徴とするマスタース
ライス方式集積回路装置用遅延セル。
は、 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、ｂ）前ｇ己セル番よキ
ャパシタと、 Ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの第一電極は、前記信号配線接続端
子と接続され、前記キャパシタの第二電極は、前記電源
配線接続端子と電気的に接続されており、 ｆ）前記キャパシタの断面構造は、上層から、電源配線
層、電気的絶縁層、信号配線層、電気的絶縁層、マスタ
ースライス方式集積回路装置基板の順に構成され、 ｇ）前記マスタースライス方式集積回路装置基板と電源
配線層とは、同電位であることを特徴とするマスタース
ライス方式集積回路装置用遅延セル。
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用遅延セル全体の平面図であり、１０
１はマスタースライス方式集積回路装置用遅延セル、１
０２は第一層目金属配線、１０３は第二層目金属配線、
１０４はパッド電極開口部であり、パッド電極開口部１
０４の下には、第一層目金属配線１０２と第二層目金属
配線１０３とが、電気的絶縁膜を挟んで配置され、キャ
パシタを構成する。１０５は電源配線接続端子、１０６
は信号配線接続端子であり、電源配線接続端子１０５は
、マスタースライス方式集積回路装置基板と同じ電圧が
供給され、信号配線接続端子１０６は、遅延を付けたい
信号配線に接続する。
方式集積回路装置用遅延セル全体の平面図であり、１０
１はマスタースライス方式集積回路装置用遅延セル、１
０２は第一層目金属配線、１０３は第二層目金属配線、
１０４はパッド電極開口部であり、パッド電極開口部１
０４の下には、第一層目金属配線１０２と第二層目金属
配線１０３とが、電気的絶縁膜を挟んで配置され、キャ
パシタを構成する。１０５は電源配線接続端子、１０６
は信号配線接続端子であり、電源配線接続端子１０５は
、マスタースライス方式集積回路装置基板と同じ電圧が
供給され、信号配線接続端子１０６は、遅延を付けたい
信号配線に接続する。
なお、マスタースライス方式集積回路装置用遅延セルは
、マスタースライス方式集積回路装置の入出力セル配置
領域内の任意の位置に配置できるようにセル化されてい
る。
、マスタースライス方式集積回路装置の入出力セル配置
領域内の任意の位置に配置できるようにセル化されてい
る。
第２図は、第１図の線ａにおける垂直縦方向の断面図で
あり、２０１，２０３，２０５は電気的絶縁膜、２０２
は第一層目金属配線であり、電源配線に接続される。２
０４は第二層目金属配線であり、信号配線と接続する。
あり、２０１，２０３，２０５は電気的絶縁膜、２０２
は第一層目金属配線であり、電源配線に接続される。２
０４は第二層目金属配線であり、信号配線と接続する。
２０６はマスタースライス方式集積回路装置基板、２０
７はパッド電極開口部である。前記第一層目金属配線２
０２と、前記第二層目金属配線２０４との間に第一のキ
ャパシタが形成され、同じく、前記第二層目金属配線２
０４とマスタースライス方式集積回路装置基板２０６と
の間に第二のキャパシタが形成される。
７はパッド電極開口部である。前記第一層目金属配線２
０２と、前記第二層目金属配線２０４との間に第一のキ
ャパシタが形成され、同じく、前記第二層目金属配線２
０４とマスタースライス方式集積回路装置基板２０６と
の間に第二のキャパシタが形成される。
また、第２図の２０２，２０４，２０７は、それぞれ第
１図の１０２． １０３，１０４と等しい。
１図の１０２． １０３，１０４と等しい。
第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図であり、３０１はマスタ
ースライス方式集積回路装置、３０２はリードフレーム
、３０３はトランジスタ配置領域、３０４ ハＶ Ｄ
Ｄ側電源配線、３０５はＶＳＳ側電源配線、３０６は本
発明のマスタースライス方式集積回路装置用遅延セル（
以下、遅延セルと略す）であり、遅延セル３０６は、前
記第１図及び、第２図に示された構造をなしている。３
１０は信号配線、３１１，３１２は論理回路素子であり
、論理回路素子３１１の出力は、論理回路素子３１２の
入力と遅延セル３０６の信号配線接続端子に接続される
。３０７は入出力セル、３０８はパッド電極開口部、３
０９はボンディングワイヤーであり、前記遅延セル３０
６の配置位置は、前記人出力セル３０７の配置されてい
ない、入出力セル配’ｌ１ｆＡ域内に配置され、前記信
号配線３１０は、信号配線接続端子に電気的接続され、
前記ｖＳＳ側電源配線３０５は、電源配線接続端子に電
気的に接続される。前記実施例では、マスタースライス
方式集積回路装置基板の電位がｖＳＳの場合である。な
お、マスタースライス方式集積回路多量基板の電位がＶ
ＤＤの場合、遅延セルの電源接続端子は、ＶＤＤに電気
的に接続する。
方式集積回路装置の一部平面図であり、３０１はマスタ
ースライス方式集積回路装置、３０２はリードフレーム
、３０３はトランジスタ配置領域、３０４ ハＶ Ｄ
Ｄ側電源配線、３０５はＶＳＳ側電源配線、３０６は本
発明のマスタースライス方式集積回路装置用遅延セル（
以下、遅延セルと略す）であり、遅延セル３０６は、前
記第１図及び、第２図に示された構造をなしている。３
１０は信号配線、３１１，３１２は論理回路素子であり
、論理回路素子３１１の出力は、論理回路素子３１２の
入力と遅延セル３０６の信号配線接続端子に接続される
。３０７は入出力セル、３０８はパッド電極開口部、３
０９はボンディングワイヤーであり、前記遅延セル３０
６の配置位置は、前記人出力セル３０７の配置されてい
ない、入出力セル配’ｌ１ｆＡ域内に配置され、前記信
号配線３１０は、信号配線接続端子に電気的接続され、
前記ｖＳＳ側電源配線３０５は、電源配線接続端子に電
気的に接続される。前記実施例では、マスタースライス
方式集積回路装置基板の電位がｖＳＳの場合である。な
お、マスタースライス方式集積回路多量基板の電位がＶ
ＤＤの場合、遅延セルの電源接続端子は、ＶＤＤに電気
的に接続する。
なお、前記遅延セル３０６の使用個数は、任意である。
第４図は、第３図における線すの断面図と等価回路を示
した電気回路図であり、４０１は本発明のマスタースラ
イス方式集積回路装置用遅延セル、４０２．４０３は論
理回路素子、４０４は信号配線、４０５はＶＳＳ側電源
配線であり、論理回路素子４０２の出力は、論理回路素
子４０３の入力と遅延セル４０１の信号配線接続端子と
に接続される。４０６は第一層目金属配線と第二層目金
層配線との間に形成されるキャパシタを示し、４０７は
第二層目金属配線とマスタースライス方式集積回路装置
基板との間に形成されるキャパシタを示す。
した電気回路図であり、４０１は本発明のマスタースラ
イス方式集積回路装置用遅延セル、４０２．４０３は論
理回路素子、４０４は信号配線、４０５はＶＳＳ側電源
配線であり、論理回路素子４０２の出力は、論理回路素
子４０３の入力と遅延セル４０１の信号配線接続端子と
に接続される。４０６は第一層目金属配線と第二層目金
層配線との間に形成されるキャパシタを示し、４０７は
第二層目金属配線とマスタースライス方式集積回路装置
基板との間に形成されるキャパシタを示す。
なお、第４図に示されている４０１，４０２゜４０３．
４０４，４０５は、それぞれ、第３図の３０６．３１１
，３１２，３１０，３０５と同じものを示す。
４０４，４０５は、それぞれ、第３図の３０６．３１１
，３１２，３１０，３０５と同じものを示す。
以上、述べたように本発明によれば、マスタースライス
方式集積回路装置の入出力セル配置領域内にキャパシタ
を設け、このキャパシタをＶＳＳ側電源配線と信号配線
とに接続する構造にしたため、マスタースライス方式集
積回路装置の面積を増加させることなく、遅延回路を構
成することが可能となる。また、信号配線層を、電源配
線層とマスタースライス方式集積回路装置基板とにより
はさみこみ、電源配線層とマスタースライス方式集積回
路装置基板とを同電位にすることにより、電気的容量の
大きいキャパシタを作成することができる。これにより
、集積回路のコストの低下、集積回路の小型化、集積回
路装置の安定動作などの効果を有する。
方式集積回路装置の入出力セル配置領域内にキャパシタ
を設け、このキャパシタをＶＳＳ側電源配線と信号配線
とに接続する構造にしたため、マスタースライス方式集
積回路装置の面積を増加させることなく、遅延回路を構
成することが可能となる。また、信号配線層を、電源配
線層とマスタースライス方式集積回路装置基板とにより
はさみこみ、電源配線層とマスタースライス方式集積回
路装置基板とを同電位にすることにより、電気的容量の
大きいキャパシタを作成することができる。これにより
、集積回路のコストの低下、集積回路の小型化、集積回
路装置の安定動作などの効果を有する。
第１図は、本発明の一実施例におけるマスクスライス方
式集積回路装置用遅延セル全体の平面図。 １０１・・・マスタースライス方式集積回路装置用遅延
セル １０２・・・第一層目金属配線 １０３・・・第二層目金属配線 １０４・・・パッド電極開口部 １０５・・・電源配線接続端子 １０６・・・信号配線接続端子 第２図は、第１図の線ａにおける垂直縦方向の断面図。 ２０１．２０３，２０５・・・電気的絶縁膜２０２・・
・第一層目金属配線 ２０４・・・第二層目金属配線 ２０６・・・マスタースライス方式集積回路装置基板 ２０７・・・パッド電極開口部 第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図。 ３０１・・・マスタースライス方式集積回路装置３０２
・・・リードフレーム ３０３・・・トランジスタ配置領域 ３０４・・・ＶＤＤ側電源配線 ３０５・・・ＶＳＳ側電源配線 ３０６・・・マスタースライス方式集積回路装置用遅延
セル ３０７・・・入出力セル ３０８・・・パッド電極 ３０９・・・ボンディングワイヤー ３１０・・・信号配線 ３１１．３１２・・・論理回路素子 第４図は、第３図における線すの断面図と等価回路を示
した電気回路図。 ４０１・・・マスタースライス方式集積回路装置用遅延
セル ４０２．４０３・・・論理回路素子 ４０４・・・信号配線 ４０５・・・ＶＳＳ側電源配線 ４０６・・・第一層目金属配線層と第二層目金属配線層
との間に形成されるキャパシ タ ４０７・・・第二層目金属配線層とマスタースライス方
式集積回路装置基板との間に 形成されるキャパシタ 以 上
式集積回路装置用遅延セル全体の平面図。 １０１・・・マスタースライス方式集積回路装置用遅延
セル １０２・・・第一層目金属配線 １０３・・・第二層目金属配線 １０４・・・パッド電極開口部 １０５・・・電源配線接続端子 １０６・・・信号配線接続端子 第２図は、第１図の線ａにおける垂直縦方向の断面図。 ２０１．２０３，２０５・・・電気的絶縁膜２０２・・
・第一層目金属配線 ２０４・・・第二層目金属配線 ２０６・・・マスタースライス方式集積回路装置基板 ２０７・・・パッド電極開口部 第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図。 ３０１・・・マスタースライス方式集積回路装置３０２
・・・リードフレーム ３０３・・・トランジスタ配置領域 ３０４・・・ＶＤＤ側電源配線 ３０５・・・ＶＳＳ側電源配線 ３０６・・・マスタースライス方式集積回路装置用遅延
セル ３０７・・・入出力セル ３０８・・・パッド電極 ３０９・・・ボンディングワイヤー ３１０・・・信号配線 ３１１．３１２・・・論理回路素子 第４図は、第３図における線すの断面図と等価回路を示
した電気回路図。 ４０１・・・マスタースライス方式集積回路装置用遅延
セル ４０２．４０３・・・論理回路素子 ４０４・・・信号配線 ４０５・・・ＶＳＳ側電源配線 ４０６・・・第一層目金属配線層と第二層目金属配線層
との間に形成されるキャパシ タ ４０７・・・第二層目金属配線層とマスタースライス方
式集積回路装置基板との間に 形成されるキャパシタ 以 上
Claims (1)
- 【特許請求の範囲】 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、 ｂ）前記セルはキャパシタと、 ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの第一電極は、前記信号配線接続端
子と接続され、前記キャパシタの第二電極は、前記電源
配線接続端子と電気的に接続されており、 ｆ）前記キャパシタの断面構造は、上層から、電源配線
層、電気的絶縁層、信号配線層、電気的絶縁層、マスタ
ースライス方式集積回路装置基板の順に構成され、 ｇ）前記マスタースライス方式集積回路装置基板と電源
配線層とは、同電位であることを特徴とするマスタース
ライス方式集積回路装置用遅延セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241995A JPH04120771A (ja) | 1990-09-12 | 1990-09-12 | マスタースライス方式集積回路装置用遅延セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241995A JPH04120771A (ja) | 1990-09-12 | 1990-09-12 | マスタースライス方式集積回路装置用遅延セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120771A true JPH04120771A (ja) | 1992-04-21 |
Family
ID=17082686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241995A Pending JPH04120771A (ja) | 1990-09-12 | 1990-09-12 | マスタースライス方式集積回路装置用遅延セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476459B2 (en) * | 1998-07-15 | 2002-11-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with capacitor formed under bonding pad |
| JP2012164910A (ja) * | 2011-02-09 | 2012-08-30 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体チップ、及び半導体集積回路の設計手法 |
-
1990
- 1990-09-12 JP JP2241995A patent/JPH04120771A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476459B2 (en) * | 1998-07-15 | 2002-11-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with capacitor formed under bonding pad |
| JP2012164910A (ja) * | 2011-02-09 | 2012-08-30 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体チップ、及び半導体集積回路の設計手法 |
| US8907711B2 (en) | 2011-02-09 | 2014-12-09 | Lapis Semiconductor Co., Ltd. | Integrated circuit having latch circuits and using delay circuits to fetch data bits in synchronization with clock signals |
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