JPS5815969B2 - Ｆｅｔ ゾウフクキ ノ ラツシユデンリユウボウシカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は例えば音響機器の音声出力増幅段に用いられる
ＦＥＴ（電界効果トランジスタ）増幅器のラッシュ電流
防止回路に関する。

第１図はＦＥＴＩＩ、１２がシングルエンデツドプッシ
ュプル接続されてなる音声出力段の一例を示すもので、
ＦＥＴ１１，１２がそれぞれＮチャンネル形である場合
には定常動作状態において各ゲート電極には各対応する
ソース電極に対して負バイアス電圧が供給されるように
構成されている。

即ち例えばＢ級プッシュプル動作におけるＦＥＴ１１．
１２のバイアス電圧はカットオフに近い値であるが、こ
のバイアス電圧はＦＥＴＩ １ 。

１２のゲートと励振段およびバイアス回路１３とが直結
されている場合には上記バイアス回路１３の動作によっ
て得られ、直結されていない場合には負バイアス供給電
源１４から適切な分圧回路等（図示せず。

）を介して供給される。なお図中１５は電源トランス、
１６は正負電圧供給電源、１７は出力負荷回路である。

ところで上記のようなＦＥＴ増幅器において電源投入時
における電源電圧の立上りに比べてバイアス電圧の立上
りが遅れる。

したがって電源投入時には一時的にバイアス電圧が浅く
なる。

このためＦＥＴ１１．１２として零バイアス時に低抵抗
を示し大電流が流れる性質を有するものを用いた場合に
は、電源投入時に大きな過渡電流、いわゆるラッシュ電
流が流れる。

特に内部抵抗の小さい電流不飽和形の三極管特性を有す
るＦＥＴの場合には、そのラッシュ電流は極めて大きく
なり、このため電源電圧の立上りをより緩慢にしてラッ
シュ電流の流れる時間が長くなり、電源やＦＢＴの破損
等を招くおそれがあった。

本発明は上記の欠点を除去すべくなされたものゐ、電源
投入後１＝’ＥＴのバイアス電圧が定常値になるまでの
間ＦＥＴのゲート電圧をカットオフ方向に引張ることに
よりラッシュ電流を防止してＦＥＴの破損を防止し得る
ＦＥＴ増幅器のラッシュ電流防止回路を提供するもので
ある。

以下図面を参照して本発明の一実施例を詳細に説明する
。

第２図は本発明をコンプリメンクリ形のプッシュプルＦ
ＥＴ増幅器に適用したものであり、５１はラッシュ電流
防止回路である。

また、第１の電流端子５２には所定の正電圧が印加され
、第２の電源端子５３には所定の負電圧が印加される。

そして第１の電源端子５２にＮチャンネル形ＦＥＴ５４
のドレイン電極が接続され、第２の電源端子５３にＰチ
ャンネルＦＥＴ５５のソース電極が接続されている。

上記ＦＥＴ５５のソース電極およびＦＥＴ５５のソース
電極はそれぞれ対応して抵抗５６．５７を介して出力端
子５８に接続されている。

この出力端子５８は出力負荷回路５９を介して接地され
る。

そして前記ＦＥＴ５４，５５の各ゲート電極はそれぞれ
抵抗６０，６１を介して励振段およびバイアス回路６２
に接続されている。

なおＦＥＴ５４，５５のバイアス電圧は定常動作時にカ
ットオフに近い値が上記バイアス回路６２から与えられ
る。

そしてラッシュ電流防止回路５１において、第１の電源
端子５２と第２の電源端子５３との間に抵抗６３，６４
、コンデンサ６５、抵抗６６が順に直列接続されている
。

上記抵抗６４とコンデンサ６５の接続点は抵抗６γ、順
方向の向きでダイオード６８、逆方向の向きでツェナー
ダイオード６９を順に直列に介して第１の電源端子５２
に接続されている。

また前記抵抗６３．６４の接続点はＰＮＰ形のトランジ
スタ１０のベースに接続される。

このトランジスタ７０のコレクタは順方向の向きでダイ
オード７１を介して前記ＦＥ’ｒ５５のゲート電極に接
続されると共に抵抗７２を介して第２の電源端子５３に
接続される。

一方、前記コンデンサ６５、抵抗６６の接続点は逆方向
の向きでダイオード７３を介して第２の電源端子５３に
接続されると共に直接にＮＰＮ形のトランジスタ７４の
ベースに接続される。

このトランジスタ７４のエミッタは第２の電源端子５３
に接続され、コレクタは抵抗７５を介して第１の電源端
子５２に接続されると共に逆方向にダイオード７６を介
して前記ＦＥＴ５４のゲート電極に接続される。

上記ラッシュ電流防止回路５１においては、電源投入時
に第１の電源端子５２→トランジスタ７０のエミッタ・
ベース間→抵抗６４→コンデンサ６５→トランジスタγ
４のベース・エミック間→第２の電源端子５３の経路で
充電電流が流れる。

これによりトランジスタ７０．７４が共にオン状態にな
るためダイオード７１．７６がそれぞれ順方向にバイア
スされてオン状態になる。

これによりＦＥＴ５５，５４の各ゲートはカットオフ電
圧方向に引張られてラッシュ電流は防止される。

この場合、トランジスタ７０．７４がオン状態になって
いる時間は抵抗６４、コンデンサ６５の時定数により匡
意に選ぶことができる。

そして定常動作状態においては、前記コンデンサ６５の
充電が終了し、トランジスタ７０．７４はベース電流が
供給されず、オフ状態になる。

このためダイオード７１．７６はそれぞれ逆方向にバイ
アスされてオフ状態になり、ラッシュ電流防止回路５１
はＦＥＴ増幅器の信号経路から完全に絶縁されて増幅動
作に影響を与えることがない。

なお抵抗６７、ダイオード６８、ツェナーダイオード６
９の直列回路およびダイオード７３は電源遮断時にコン
デンサ６５の充電電荷を速やかに放電させるためのもの
であり、これにより電源の投入、遮断を繰り返した場合
でもラッシュ電流防止回路５１は正常に動作する。

またツェナーダイオード６９は、定常動作状態において
電源電圧のリップルや変動によりコンデンサ６５が充放
電動作を行い、これによりトランジスタ７０．γ４が瞬
間的にオン動作するなどの誤動作を防ぐためのものであ
る。

上記した構成によれば、１個のコンデンサ６５の充電電
流によりトランジスタ７０．７４を同時に制御している
。

したがって、ＦＥＴ５４，５５のラッシュ電流防止を同
時に安定且つ確実に行なうことができる。

また、コンデンサ６５をトランジスタ７０．７４に共用
しているため、部品点数を削減することができる。

以上、詳述したように本発明は電源投入後ＦＥＴのバイ
アス電圧が定常値になるまでの間ＦＢＴのゲート電圧を
カットオフ方向に引張ることによりラッシュ電流を防止
してＦＥＴの破損を防止し得るＦＥＴ増幅器のラッシュ
電流防止回路を提供できる。

【図面の簡単な説明】

第１図は従来のＦＥＴ増幅器を示す構成説明図、第２図
は本発明に係わるＦＥＴ増幅器のラッシュ電流防止回路
の一実施例を示す構成説明図である。 ５１・・・・・・ラッシュ電流防止回路、５２，５３・
・・・・・第１、第２の電源端子、５４，５５・・・・
・・ＦＥＴ。 ７０．７４・・・・・・トランジスタ、６４・・・・・
・抵抗、６５・・・・・・コンデンサ、７１．７６．６
８，７３，６９・・・・・・ダイオード。

Claims (1)

【特許請求の範囲】
1. １ 第１、第２の電源端子間に接続されコンプリ・メン
   タリ・プッシュプル増幅器を構成するＮチャンネル、Ｐ
   チャンネルのＦＢＴと、前記第１、第２の電源端子間に
   エミッタ、コレクタがそれぞれ接続されたＰＮＰ トラ
   ンジスタおよびコレクタ、エミッタがそれぞれ接続され
   たＮＰＮ トランジスタと、この両トランジスタのベー
   ス相互間に抵抗を介して接続されるとともに両トランジ
   スタのベースにそれぞれバイアス電流を流す抵抗を介し
   て前記第１、第２の電源端子間に直列接続され前記両Ｆ
   ＥＴのバイアス電圧が定常値に達するまでの間、充電電
   流を流す１個のコンデンサと、前記ＰＮＰ ）ランジス
   タのコレクタおよび前記ＰチャンネルのＦＥＴのゲート
   間並びに前記ＮＰＮｌ−ランジスタのコレクタおよび前
   記ＮチャンネルＦＥＴのゲート間にそれぞれ接続され前
   記充電電流に応じて導通されて両ＦＥＴのゲート電圧を
   共にカットオフ方向に引張るダイオードと、前記コンデ
   ンサの放電電流を流す極性で前記コンデンサの一端部お
   よび前記第１の電源端子並びに他端部および第２の電源
   端子相互間にそれぞれ接続された放電用タイオードとを
   具備したことを特徴とするＦＥＴ増幅器のラッシュ電流
   防止回路。