JPH0469456B2 - - Google Patents
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- Publication number
- JPH0469456B2 JPH0469456B2 JP58119838A JP11983883A JPH0469456B2 JP H0469456 B2 JPH0469456 B2 JP H0469456B2 JP 58119838 A JP58119838 A JP 58119838A JP 11983883 A JP11983883 A JP 11983883A JP H0469456 B2 JPH0469456 B2 JP H0469456B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- zero
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明は、アナログ原信号に自動的に補正信
号を加えて正しくゼロ信号を出力するオートゼロ
回路に関する。
号を加えて正しくゼロ信号を出力するオートゼロ
回路に関する。
(ロ) 従来技術
従来のオートゼロ回路において、アナログ原信
号に加える補正信号は、アナログ積分回路やＤ／
Ａコンバータ回路により発生されている。しか
し、アナログ積分回路では、補正信号が大きいと
きにドリフトによる誤差も大きくなり、精度を得
にくい。一方、Ｄ／Ａコンバータ回路では、高分
解能のものを用いると高精度を得られるが、高価
になる。
号に加える補正信号は、アナログ積分回路やＤ／
Ａコンバータ回路により発生されている。しか
し、アナログ積分回路では、補正信号が大きいと
きにドリフトによる誤差も大きくなり、精度を得
にくい。一方、Ｄ／Ａコンバータ回路では、高分
解能のものを用いると高精度を得られるが、高価
になる。
(ハ) 発明の目的
この発明は、安価に構成可能で、かつ高精度を
得ることができるオートゼロ回路を提供すること
を目的とする。
得ることができるオートゼロ回路を提供すること
を目的とする。
(ニ) 発明の構成
この発明のオートゼロ回路は、外部から入力さ
れるオートゼロスタート信号によつて所定のステ
ツプ値で段階的に増大する段階信号を出力する
Ｄ／Ａコンバータ回路、外部から入力されるアナ
ログ原信号から前記階段信号を減算するための第
１減算回路、その第１減算回路の出力信号がゼロ
クロスしたとき前記階段信号の増大を停止する第
１増大停止回路、その第１増大停止回路の出力信
号によつて連続的にもしくは前記ステツプ値より
充分小さいステツプ値で階段的に増大する増大信
号を出力する増大信号発生回路、前記第１減算回
路の出力から前記増大信号を減算するための第２
減算回路およびアナログ出力がゼロクロスしたと
き前記増大信号の増大を停止する第２増大停止回
路を具備して構成される。
れるオートゼロスタート信号によつて所定のステ
ツプ値で段階的に増大する段階信号を出力する
Ｄ／Ａコンバータ回路、外部から入力されるアナ
ログ原信号から前記階段信号を減算するための第
１減算回路、その第１減算回路の出力信号がゼロ
クロスしたとき前記階段信号の増大を停止する第
１増大停止回路、その第１増大停止回路の出力信
号によつて連続的にもしくは前記ステツプ値より
充分小さいステツプ値で階段的に増大する増大信
号を出力する増大信号発生回路、前記第１減算回
路の出力から前記増大信号を減算するための第２
減算回路およびアナログ出力がゼロクロスしたと
き前記増大信号の増大を停止する第２増大停止回
路を具備して構成される。
上記Ｄ／Ａコンバータ回路は、高分解能である
ことを要しないので、安価なＤ／Ａ変換器を用い
てもよい。
ことを要しないので、安価なＤ／Ａ変換器を用い
てもよい。
上記増大信号発生回路は、アナログ積分器や
Ｄ／Ａ変換器を用いることができる。Ｄ／Ａ変換
器を用いる場合、高分解能であることを要しな
い。
Ｄ／Ａ変換器を用いることができる。Ｄ／Ａ変換
器を用いる場合、高分解能であることを要しな
い。
なお上記減算とは、逆極性の信号を加えること
を意味している。
を意味している。
(ホ) 実施例
第１図に示す１は、この発明のオートゼロ回路
の一実施例である。外部から入力される信号は、
アナログ原信号（Va）、オートゼロスタートパル
ス（SRT）およびクリアパルス（CL）で、外部
へ出力する信号は、アナログ出力信号（Vo）で
ある。
の一実施例である。外部から入力される信号は、
アナログ原信号（Va）、オートゼロスタートパル
ス（SRT）およびクリアパルス（CL）で、外部
へ出力する信号は、アナログ出力信号（Vo）で
ある。
アナログ原信号（Va）は、第１減算器２で第
1D／Ａ変換器４の出力信号を減算され、かつ第
２減算器３で第2D／Ａ変換器５の出力信号を減
算され、アナログ出力信号（Vo）として出力さ
れる。
1D／Ａ変換器４の出力信号を減算され、かつ第
２減算器３で第2D／Ａ変換器５の出力信号を減
算され、アナログ出力信号（Vo）として出力さ
れる。
クリアパルス（CL）が入力されると、第1D／
Ａ変換器４および第2D／Ａ変換器５の出力信号
がゼロとなるから、オートゼロ機能が解消され、
アナログ原信号（Va）がそのままアナログ出力
信号（Vo）として出力される。第２図の時刻t0
〜t1は、この状態をあらわしている。ただし、ク
ロツク発振器６，７は停止しているものとる。
Ａ変換器４および第2D／Ａ変換器５の出力信号
がゼロとなるから、オートゼロ機能が解消され、
アナログ原信号（Va）がそのままアナログ出力
信号（Vo）として出力される。第２図の時刻t0
〜t1は、この状態をあらわしている。ただし、ク
ロツク発振器６，７は停止しているものとる。
オートゼロスタートパルス（SRT）が入力さ
れると、第１クロツク発振器６が作動して周期
T1のクロツクパルスを第1D／Ａ変換器４に出力
する。第1D／Ａ変換器４は、クロツクパルスが
入力されるごとに、所定のステツプ値E1で階段
的に増大する階段信号を出力する。そこで第１減
算器２の出力は階段的に減少するが、この出力は
この時点ではアナログ出力信号（Vo）としてそ
のまま出力されている。そこでアナログ出力信号
（Vo）は、第２図の時刻t1〜t4のように階段的に
減少してゆく。
れると、第１クロツク発振器６が作動して周期
T1のクロツクパルスを第1D／Ａ変換器４に出力
する。第1D／Ａ変換器４は、クロツクパルスが
入力されるごとに、所定のステツプ値E1で階段
的に増大する階段信号を出力する。そこで第１減
算器２の出力は階段的に減少するが、この出力は
この時点ではアナログ出力信号（Vo）としてそ
のまま出力されている。そこでアナログ出力信号
（Vo）は、第２図の時刻t1〜t4のように階段的に
減少してゆく。
所定のステツプ値E1の具体例としては、たと
えばアナログ原信号（Va）の予測される入力値
が最大1Vであり、第1D／Ａ変換器４に８ビツト
のものを用いれば、E1は約４ｍＶである。
えばアナログ原信号（Va）の予測される入力値
が最大1Vであり、第1D／Ａ変換器４に８ビツト
のものを用いれば、E1は約４ｍＶである。
第1D／Ａ変換器４の出力がアナログ原信号
（Va）よりも大になれば、第１減算器２および第
２減算器３の出力の極性が反転する。このとき出
力信号がゼロをクロスするから、ゼロクロスデテ
クタ８，９はワンシヨツトパルス発生器１０，１
１に出力を発し、ワンシヨツトパルス発生器１
０，１１は単発パルスを出力する。第２図に示す
時刻t4がゼロクロスの時刻である。
（Va）よりも大になれば、第１減算器２および第
２減算器３の出力の極性が反転する。このとき出
力信号がゼロをクロスするから、ゼロクロスデテ
クタ８，９はワンシヨツトパルス発生器１０，１
１に出力を発し、ワンシヨツトパルス発生器１
０，１１は単発パルスを出力する。第２図に示す
時刻t4がゼロクロスの時刻である。
第１ワンシヨツトパルス発生器１０のパルスが
入力されることにより第１クロツク発振器６が停
止する。そこで第1D／Ａ変換器４の出力はゼロ
クロス時点での値を保持し、第１減算器２の出力
も極性反転した時点での値を保持する。
入力されることにより第１クロツク発振器６が停
止する。そこで第1D／Ａ変換器４の出力はゼロ
クロス時点での値を保持し、第１減算器２の出力
も極性反転した時点での値を保持する。
第１ワンシヨツトパルス発生器１０のパルス
は、遅延回路１２を介して第２クロツク発振器７
に入力され、これにより第２クロツク発振器７が
作動して周期T2のクロツクパルスを第2D／Ａ変
換器５に出力する。遅延回路１２を介するのは、
第２ワンシヨツトパルス発生器１１のパルスより
も後で第１ワンシヨツトパルス発生器１０のパル
スを第２クロツク発振器７に入力しないと、作動
を継続できないからである。
は、遅延回路１２を介して第２クロツク発振器７
に入力され、これにより第２クロツク発振器７が
作動して周期T2のクロツクパルスを第2D／Ａ変
換器５に出力する。遅延回路１２を介するのは、
第２ワンシヨツトパルス発生器１１のパルスより
も後で第１ワンシヨツトパルス発生器１０のパル
スを第２クロツク発振器７に入力しないと、作動
を継続できないからである。
第2D／Ａ変換器５は、クロツクパルスが入力
されるごとに、ステツプ値E2で段階的に増大す
る増大信号を出力する。このステツプ値E2は、
前記ステツプ値E1よりも充分小さい値とする。
具体例を挙げると、前記ステツプ値E1が４ｍＶ
であり、第2D／Ａ変換器５に８ビツトのものを
用いるとすれば、約16μVである。第２減算器３
の出力すなわちアナログ出力信号（Vo）は、第
２図の時刻t4〜t7に示すように、第2D／Ａ変換器
５の出力が増大するにつれて小さくなり、第
2D／Ａ変換器５の出力が第１減算器２の出力よ
り大になつたとき、極性を反転する。このとき出
力信号がゼロをクロスするから、第２ゼロクロス
デクタ９は第２ワンシヨツトパルス発生器１１に
出力を発し、第２ワンシヨツトパルス発生器１１
はパルスを出力する。そこで第２クロツク発振器
７が停止し、第2D／Ａ変換器５の出力はゼロク
ロス時点での値を保持する。第２図に示す時刻t7
がゼロクロスの時刻である。
されるごとに、ステツプ値E2で段階的に増大す
る増大信号を出力する。このステツプ値E2は、
前記ステツプ値E1よりも充分小さい値とする。
具体例を挙げると、前記ステツプ値E1が４ｍＶ
であり、第2D／Ａ変換器５に８ビツトのものを
用いるとすれば、約16μVである。第２減算器３
の出力すなわちアナログ出力信号（Vo）は、第
２図の時刻t4〜t7に示すように、第2D／Ａ変換器
５の出力が増大するにつれて小さくなり、第
2D／Ａ変換器５の出力が第１減算器２の出力よ
り大になつたとき、極性を反転する。このとき出
力信号がゼロをクロスするから、第２ゼロクロス
デクタ９は第２ワンシヨツトパルス発生器１１に
出力を発し、第２ワンシヨツトパルス発生器１１
はパルスを出力する。そこで第２クロツク発振器
７が停止し、第2D／Ａ変換器５の出力はゼロク
ロス時点での値を保持する。第２図に示す時刻t7
がゼロクロスの時刻である。
以後、アナログ出力信号（Vo）は一定に保た
れるが、このアナログ出力信号（Vo）の値とゼ
ロレベルの差は、最大のときでもステツプ値E2
より小さい。前述した具体例によればステツプ値
E2の値は約16μVであつたから、アナログ原信号
（Va）の増大1Vに対して1.6×10-5の精度でゼロ
補正を行えたことになる。
れるが、このアナログ出力信号（Vo）の値とゼ
ロレベルの差は、最大のときでもステツプ値E2
より小さい。前述した具体例によればステツプ値
E2の値は約16μVであつたから、アナログ原信号
（Va）の増大1Vに対して1.6×10-5の精度でゼロ
補正を行えたことになる。
次に第３図に示す２１は、この発明のオートゼ
ロ回路の他の実施例である。
ロ回路の他の実施例である。
クリアパルス（CL）が力されると、Ｄ／Ａ変
換器２４の出力信号がゼロになり、かつリレー２
７の接点２７ａが接地側にオンになつて積分器２
５の出力信号がゼロになるから、これら出力信号
を減算する第２減算器２３の出力もゼロとなり、
アナログ原信号（Va）から第２減算器２３の出
力を減算する第１減算器２２の出力はアナログ原
信号（Va）そのままである。すなわちオートゼ
ロ機能が働かず、アナログ原信号（Va）がその
ままアナログ出力信号（Vo）となる。ただし、
クロツク発振器２６は停止しているものとする。
換器２４の出力信号がゼロになり、かつリレー２
７の接点２７ａが接地側にオンになつて積分器２
５の出力信号がゼロになるから、これら出力信号
を減算する第２減算器２３の出力もゼロとなり、
アナログ原信号（Va）から第２減算器２３の出
力を減算する第１減算器２２の出力はアナログ原
信号（Va）そのままである。すなわちオートゼ
ロ機能が働かず、アナログ原信号（Va）がその
ままアナログ出力信号（Vo）となる。ただし、
クロツク発振器２６は停止しているものとする。
オートゼロスタートパルス（SRT）が入力さ
れると、クロツク発振器２６が作動して周期Ｔの
クロツクパルスをＤ／Ａ変換器２４に出力し、
Ｄ／Ａ変換器２４はクロツクパルスが入力される
ごとに所定のステツプ値Ｅで階段的に増大する階
段信号を出力する。この階段信号はそのまま第２
減算器２３の出力となるから、アナログ原信号
（Va）は第１減算器２２で階段信号を減算され
る。
れると、クロツク発振器２６が作動して周期Ｔの
クロツクパルスをＤ／Ａ変換器２４に出力し、
Ｄ／Ａ変換器２４はクロツクパルスが入力される
ごとに所定のステツプ値Ｅで階段的に増大する階
段信号を出力する。この階段信号はそのまま第２
減算器２３の出力となるから、アナログ原信号
（Va）は第１減算器２２で階段信号を減算され
る。
階段信号の大きさがアナログ原信号（Va）よ
りも大になれば、第１減算器２２の出力の極性は
逆転する。このときゼロクロスデテクタ２８はワ
ンシヨツトパルス発生器３０に出力を発し、ワン
シヨツトパルス発生器３０はクロツク発振器２
６、リレー２７および反転リレー２９に単発パル
スを出力する。
りも大になれば、第１減算器２２の出力の極性は
逆転する。このときゼロクロスデテクタ２８はワ
ンシヨツトパルス発生器３０に出力を発し、ワン
シヨツトパルス発生器３０はクロツク発振器２
６、リレー２７および反転リレー２９に単発パル
スを出力する。
クロツク発振器２６は、ワンシヨツトパルス発
生器３０からパルスを入力されると作動を停止す
る。そこでＤ／Ａ変換器２４の出力は、第１減算
器２２の出力が極性反転した時点の値を保持す
る。
生器３０からパルスを入力されると作動を停止す
る。そこでＤ／Ａ変換器２４の出力は、第１減算
器２２の出力が極性反転した時点の値を保持す
る。
リレー２７は、ワンシヨツトパルス発生器３０
からパルスを入力されると、その接点２７ａを積
分入力側に切り替える。また、反転リレー２９
は、ワンシヨツトパルス発生器３０からパルスを
入力されると、その接点２９ａを反転させるが、
この時点までは接点オープンであつたから、接点
２９ａをクローズとする。これによつて、積分器
２５は直流電源３１の出力の積分を開始し、連続
的に増大する増大信号を出力する。
からパルスを入力されると、その接点２７ａを積
分入力側に切り替える。また、反転リレー２９
は、ワンシヨツトパルス発生器３０からパルスを
入力されると、その接点２９ａを反転させるが、
この時点までは接点オープンであつたから、接点
２９ａをクローズとする。これによつて、積分器
２５は直流電源３１の出力の積分を開始し、連続
的に増大する増大信号を出力する。
上記増大信号は第２減算器２３にて前記階段信
号から減算されるので、前記アナログ原信号から
前記階段信号を減算することにより極性反転して
いた第１減算器２２の出力は、再びもとの極性に
もどろうとする。そして上記増大信号が増大して
くるとき、第１減算器２２の出力がゼロをクロス
する。
号から減算されるので、前記アナログ原信号から
前記階段信号を減算することにより極性反転して
いた第１減算器２２の出力は、再びもとの極性に
もどろうとする。そして上記増大信号が増大して
くるとき、第１減算器２２の出力がゼロをクロス
する。
このときゼロクロスデテクタ２８はワンシヨツ
トパルス発生器３０に出力を発するから、ワンシ
ヨツトパルス発生器３０は再びクロツク発振器２
６、リレー２７および反転リレー２９に単発パル
スを出力する。クロツク発振器２６およびリレー
２７はこれによつては状態を変えない。しかし、
反転リレー２９はその接点２９ａを反転させるの
で、接点２９ａはオープンになり、積分器２５の
出力の増大は停止する。そこでアナログ出力信号
（Vo）はゼロレベルに保たれる。
トパルス発生器３０に出力を発するから、ワンシ
ヨツトパルス発生器３０は再びクロツク発振器２
６、リレー２７および反転リレー２９に単発パル
スを出力する。クロツク発振器２６およびリレー
２７はこれによつては状態を変えない。しかし、
反転リレー２９はその接点２９ａを反転させるの
で、接点２９ａはオープンになり、積分器２５の
出力の増大は停止する。そこでアナログ出力信号
（Vo）はゼロレベルに保たれる。
積分器２５のアナログ出力はドリフトにより変
動することがあるが、アナログ出力の大きさは最
大でも前記ステツプ値Ｅであるから、その１％程
度のドリフトによる誤差があつても、アナログ原
信号（Va）の大きさと比較すれば充分高精度で
ゼロ補正を行えたことになる。
動することがあるが、アナログ出力の大きさは最
大でも前記ステツプ値Ｅであるから、その１％程
度のドリフトによる誤差があつても、アナログ原
信号（Va）の大きさと比較すれば充分高精度で
ゼロ補正を行えたことになる。
(ヘ) 発明の効果
この発明のオートゼロ回路は、高精度でゼロ補
正を行えるものであり、しかも高分解能のＤ／Ａ
変換器を必要としないから安価に構成できるもの
である。
正を行えるものであり、しかも高分解能のＤ／Ａ
変換器を必要としないから安価に構成できるもの
である。
第１図はこの発明のオートゼロ回路の一実施例
の回路図、第２図は第１図に示すオートゼロ回路
におけるアナログ出力信号の特性図、第３図は他
の実施例の回路図である。 １，２１……オートゼロ回路、２，３，２２，
２３……減算器、４，５，２４……Ｄ／Ａ変換
器、６，７，２６……クロツク発振器、８，９，
２８……ゼロクロスデテクタ、１０，１１，３０
……ワンシヨツトパルス発生器、２５……積分
器、２７……リレー、２７ａ……リレーの接点、
２９……反転リレー、２９ａ……反転リレーの接
点、３１……直流電源。
の回路図、第２図は第１図に示すオートゼロ回路
におけるアナログ出力信号の特性図、第３図は他
の実施例の回路図である。 １，２１……オートゼロ回路、２，３，２２，
２３……減算器、４，５，２４……Ｄ／Ａ変換
器、６，７，２６……クロツク発振器、８，９，
２８……ゼロクロスデテクタ、１０，１１，３０
……ワンシヨツトパルス発生器、２５……積分
器、２７……リレー、２７ａ……リレーの接点、
２９……反転リレー、２９ａ……反転リレーの接
点、３１……直流電源。
Claims (1)
- １ 外部から入力されるオートゼロスタート信号
によつて所定のステツプ値で階段的に増大する階
段信号を出力するＤ／Ａコンバータ回路、外部か
ら入力されるアナログ原信号から前記階段信号を
減算するための第１減算回路、その第１減算回路
の出力信号がゼロクロスしたとき前記階段信号の
増大を停止する第１増大停止回路、その第１増大
停止回路の出力信号によつて連続的にもしくは前
記ステツプ値より充分小さいステツプ値で階段的
に増大する増大信号を出力する増大信号発生回
路、前記第１減算回路の出力から前記増大信号を
減算するための第２減算回路およびアナログ出力
信号がゼロクロスしたとき前記増大信号の増大を
停止する第２増大停止回路を具備してなることを
特徴とするるオートゼロ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119838A JPS6010914A (ja) | 1983-06-30 | 1983-06-30 | オ−トゼロ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119838A JPS6010914A (ja) | 1983-06-30 | 1983-06-30 | オ−トゼロ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010914A JPS6010914A (ja) | 1985-01-21 |
| JPH0469456B2 true JPH0469456B2 (ja) | 1992-11-06 |
Family
ID=14771504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119838A Granted JPS6010914A (ja) | 1983-06-30 | 1983-06-30 | オ−トゼロ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010914A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183219A (ja) * | 1988-01-18 | 1989-07-21 | Nidek Co Ltd | 信号記憶回路 |
| JP4496907B2 (ja) * | 2004-09-30 | 2010-07-07 | ヤマハ株式会社 | 磁気測定回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868152A (ja) * | 1981-10-20 | 1983-04-22 | Hitachi Ltd | デ−タ信号検出方式 |
| JPS5894199A (ja) * | 1981-11-28 | 1983-06-04 | Kyowa Dengiyou:Kk | サンプルホ−ルド回路 |
-
1983
- 1983-06-30 JP JP58119838A patent/JPS6010914A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010914A (ja) | 1985-01-21 |
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