JPS58161114A - メモリアドレス情報信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、互いに独立し７て規則的に変化する読出し２
アドレス及び書込みアドレスの各々に応じたアドレス情
報信号を発生してメモリに供給するメモリアドレス情報
信号発生装置に関する。

アナログ信号をディジタル化して記録再生する例えばＰ
ＣＭ（Ｐａｌｓｅ　Ｃｏｄｅ　Ｍｏｄｕｌａｔｉｏｎ　
）録音再生方式においては記録媒体上で発生したバース
ト性の符号誤りの補正を容易にするために誤り訂正符号
の付加と共にインタリーブがなされている。このため、
配録媒体から読出された符号列は所定の約束のもとて配
列順序が時間軸上で変更されたものとなっており、再生
時においては符号列を元の配列に戻すいわゆるティイン
タリーブをなす必要がある。このティインタリーブは、
例えば゛記録媒体から続出された符号列を読出された順
にバッフアノモリに先頭番地から順次書込んだのち書込
捷れた符号列を元“の配列に戻るようにべ、ファメモリ
のアドレス制御をなしつつ読出すことによってなされる
。かかる場合、バッファメモリへ符号列を書込むときに
１ずつ規則的に増加する書込みアドレスを発生しバッフ
ァメモリから符号列を読出すときにはその符号列の配列
を元に戻すように所定の規則に従って変化する読出しア
ドレスを発生するメモリアドレス情報信号発生装置が用
いられることが多い。かかるメモリアドレス情報信号発
生装置ｕ、メモリのオーバーフロー、アンダーフローの
発生の検出及びこれらオーバーフロー、アンダーフロー
の発生を防止するためになす書込みアドレスと読出しア
ドレスとの差に応じたジッタマージン量の検出を容易に
々すことができるとともにインタリーブサイズの変更に
容易に対応するこ−とができかつＩＣ（集積回路）化に
適した構成となっていることが望ま−１７い。ここで、
メモリのオーバルフローとは書込みアドレスが異常に増
加して以前に書込捷れたデータの読出しが終了してない
場所に新たなデータが誤って書込捷れ−Ｃしまう現象の
ことであり、メモリのアンダーフローとは読出しアドレ
スが異常に増加して新たなデータの書込みがなされてい
ない場所から誤ったデータが読出される現象のことであ
る。

以Ｆの如く構成されたメモリアドレス情報信号発生装置
の従来例を第１図に示す。第１図において、１はｍビッ
トのＷＬ（書込み用下位アドレス）カウンタである。Ｗ
Ｌカウンタ１のクロ、り入力端子には符号列を形成する
所定数ビットのデータがティインタリーブ用のバッファ
メモリ（図示せず）に書込１れるごとにタイミングパル
ス発生器（図示せず）より出力されるＷ’ＲＩＴＥテー
タクロデーＣＬ、が供給される。このＷＬカウンタ１の
計数値は、クロ、りＣＬＩによって１ずつ増加し、ＷＬ
カウンタ１は１フレームを形成するデータの数と同数の
クロックＣＩ、■が発生すると計数値が零に戻るように
なっている。また、ＷＬカウンタ１の出力は、薯込みア
ドレスの下位ｍビア）を形成しつつ（ｎ−７７１）ビッ
トのＷＨ（書込み用−Ｌ位アドレス）カウンタ２の出力
と共に信号選択回路３の一方の入力端子群に供給されて
いる。ＷＩ（カウンタ２のクロック入力端子には１フレ
一ム分のデータがバッファメモリに書込捷れるごとにタ
イミングパルス発生器より出力されるＷＲＩＴＥフレー
ムクロックＣＬ２が供給されている。ＷＨカウンタ２の
出力は書込みアドレスの上位（ｎ−ｍ）ビットを形成す
る。信号選択回路３の制御入力端子にはバッファメモリ
を書込みモード及び読出しモードのうちのいずれか一方
のモードにするだめのモード切換制御信号ＲＥＡＤ　／
１１ＶＲＩＴＥが供給されている。一方、バッファメモ
リに書込捷れたデータがバッファメモリから読出される
とタイミングパルス発生器からＲＥＡＤ　チータフ０．
７りＣＬ３が出力されてｍビットのＲｒ、（読出し用下
位アドレス）カウンタ４のクロック入力端子に供給され
る。このＲＬカウンタ４もＷＬカウンタ１と同様に１フ
レームを形成するデータの数と同数のクロ、りＣＬ３が
発生すると計数値が零に戻るようになっている。ＲＬカ
ウンタ４の出力は読出しアドレスの下位ｍビットを形成
しつつ信号選択回路３の他方の入力端子群に供給される
と共にＲＯＭ（読出し専用メモリ）５のｍ個のアドレス
入力端子に供給される。ＲＯＭ５におけるＲＬカウンタ
４の出力によっ・て指定される記憶場所にはインタリー
ブを解除するだめの（ｎ−ｍ、　）ビ、ｔのデータが格
納されている。このＲＯＭ　５の出力は全加算器６にお
いて（ｎ−ｍ）ビットのＲ１（（読出し用上位アドレス
）カウンタ７の出力と加算される。ＲＨカウンタ７のク
ロ、り入力端子にはバッファメモリから１フレ一ム分の
データが読出されるごとにタイミングパルス発生器より
出力されるＲＥＡＤフレームクロックＣＬ４が供給され
ている。全加算器６の出力は読出しアドレスの上位（ｎ
−ｍ、　）ビットヲ形成しつつカウンタＲＬの出力と共
に信号選択回路３の他方の入力端子群に供給されている
。そして、この信号選択回路３が切換制御信号ＲＥＡＤ
ＡＩＲＩ　ＴＥによってルビノドの読出しアドレス及び
書込みアドレスのうちの一方に応じたアドレス情報信号
を出力することによりティインタリーブ用のノ＜ノファ
メモリのアドレス制御がなされる。

この場合、オーバーフロー、アンダーフローの検出はＷ
Ｈカウンタ２の値とメモリ読出しアドレスの上位（ｎ−
ｍ）ビットの値の一致を検出することにより可能である
が、シンターマージンの検出にはＲＨカウンタ７とＷＨ
カウンタ２との距離検出回路（例えば引算回路）が必要
になるばかりかメモリの未使用部分が生じ、メモリの使
用効率が悪くなり、メモリの使用効率を上げるため未使
用部分をなくスとオーバーフロー、アンダーフロー等の
検出が困難となる欠点があった。

そこで、本発明の目的はメモリのオーバーフロー、アン
ダーフローの発生及びジッタマージン量の検出を容易に
なすことができるとともにインタリーブ長の変更への対
応が容易でありかつＩＣ化に適した構成にてメモリの使
用効率を向上させることができるメモリアドレス情報信
号発生装置を提供することである。

本発明によるメモリアドレス情報信号発生装置は、メモ
リにデータが書込まれるときデータの書込みがなされる
毎に第１所定規則に従って変化する数値に応じた信号を
発生しメモリからデータが読出されるときはデータの読
出しがなされる毎に第２所定規則に従って変化する数値
に応じた信号を発生する第１数値情報信号発生回路と、
メモリからデータが第１所定数個読出される毎に第２所
定数ずつ変化する数値に応じた信号を発生する第２数値
情報信号発生回路と、メモリからデータが第１所定数個
読出されるか又はメモリにデータが第１所定数個書込ま
れる毎に第３所定数ずつ変化する数値に応じた信号を発
生する第３数値情報信号発生回路とを含み、第１．第２
及び第３数値情報信号発生回路の各出力が表わす数値を
時分割的に加算して得た数値に応じた信号を書込みアド
レス情報信号として出力し第１及び第２数値情報信号発
生回路の各出力が表わす数値の加算結果に応じた信号を
読出しアドレス情報信号として出力する構成となってい
る。

以下、本発明を第２図乃至第５図を参照して詳細に説明
する。

第２図において、モード切換制御信号ＲＥＡＤ　／ＷＲ
ＩＴＥ、読出しデータ数信号ＤＲ及び書込みデータ数信
号ＤＷが第１数値情報信号発生回路としての相対アドレ
ス発生器８に供給されている。読出しデータ数信号ＤＲ
は、例えばディインタリーブ用のバッファ・メモ′りよ
りデータの読出しがなされる毎に１ずつカウントアンプ
し１フレ一ム分のデータの読出しがなされると計数値が
零に戻るｍビットのカウンタ（図示せず）より出力され
る信号である。また、書込みデータ数信号ＤＷは、例え
ばティインタリーブ用のバッファメモリにデータが書込
まれる毎にｌずつカウントアツプし１フレ一ム分のデー
タの書込みがなされると計数値が零に戻るｍピットのカ
ウンタ（図示せず）より出力される信号である。相対ア
ドレス発生器８において、これら読出しデータ数信号Ｄ
Ｒ及び書込みデータ数信号ＤＷはそれぞれ信号選択回路
９の２つの入力端子群の各々に供給されている。信号選
択回路９の制御入力端丁にはモード切換制御信号ＲＥＡ
Ｄ／ＷＲＩＴＥが供給されている。信号選択回路９は、
このモード切換制御信号ＲＥＡＤ／ＷＲＩＴＥに応じて
読出しデータ数信号ＤＲ及び書込みデータ数信号ＤＷの
うちのいずれか一方を選択的に出力する。この信号選択
回路９の出力はアドレス入力としてＲＯＭ　（読出し専
用メモリ）１０に供給されている。そして、信号選択回
路９の出力及びモード切換制御信号ＲＥＡＤ　／ＷＲＩ
　ＴＥによって指定されるＲＯＭｌ０内の各記憶場所に
はルビノドのデータが格納されている。ＲＯＭ　１０の
出力は、相対アドレス発生器８の出力として信号選択回
路１１の一方の入力端子群に供給される。信号選択回路
１１の出力は、ルビノド並列レジスタ１２に入力データ
として供給される。レジスタ１２のクロック入力端子に
はディインタリーブ用のバッファメモリにデータが書込
まれる毎にパルスを２回発生しかつティインタリーブ用
のバッファメモリからデータが読出される毎にパルスを
１回発生するパルス発生器（図示せず）の出力からなる
クロックＣＬ５が供給されている。レジスタ１２はクロ
、りＣｌ３によって信号選択回路１１より出力されるｎ
ピノ下のデータを記憶保持する。このレジスタ１之の出
力はｎビットの全加算器１３においてルビ、ト並列レジ
スタ１４の出力と加算される。全加算器１３の出力はテ
ィインタリーブ用のバッファメモリのアドレス入力とし
て出力されると共に信号選択回路１１の他方の入力端子
群に供給される。信号選択回路１１０制御入力端子には
例えばクロックＣＬ５によってセットされるフリ７ブフ
ロ、プ（図示せず）の出力からなる信号切換制御信号間
が供給されている。信号選択回路１１は、この信号切換
制御信号ＳＣに応じ４てＲＯＭ　１０の出力及び全加算
器１３の出力のうちのいずれか一方を選択的に出力する
。

一一方、ｎビット並列レジスタ１４には信号選択回路１
５の出力データが供給される。このレジスタ１４はクロ
、りＣｌ３によって信号選択回路１５の出力データを記
憶保持する。信号選択回路１５は、信号切換制御信号Ｓ
Ｃに応じて第３数値情報信号発生回路としてのｑビット
のプリセッタブル・アップダウン・カウンタ１６の出力
及び第２数値情報信号発生−回路として６絶対アドレス
発生器１７の出力のうちのいずれか一方を出力する。カ
ウンタ１６のカウントダウン用クロ、り入力端子ＤＯＷ
Ｎ及びカウントアツプ用クロック入力端子ＵＰの各々に
はＲＥＡＤフレームクロックＣＬ４及びＷＲＩＴＥフレ
ームクロックＣＬ２の各々が供給されている。このカウ
ンタ１６のプリセット指令入力端子ＰＲには例えば電源
投入時等において発生する初期設定用リセ、ト信号が供
給されている。捷た、絶対アドレス発生器１７は、例え
ばｎビットのバイナリカウンタからなっている。そして
、この絶対アドレス発生器１７０カウントアツプ用クロ
ツク入力端子ＵＰにｊｄ　ＲＥＡＤフレームクロックＣ
Ｌ４が供給されている。

以上の構成において、モード切換制御信号ＲＥＡＤ／Ｗ
ＲＩＴＥによりバッファメモリが読出しモードになると
共に信号選択回路９より読出しデータ数信号ＤＲが選択
的に出力されかつ信号切換制御信号ＳＣによって信号選
択回路１１及び１５の各々より相対アドレス発生器８の
出力及び絶対アドレス発生器１７の出力の各々が選択的
に出力される（ステ、ブ１）とクロックｃｔ、５の例え
ば発生器４ミングで読出しデータ数信号ＤＲに対応する
相対アドレス発生器８の出力が表わす数値ＲＯＡ　ｉ及
び絶対アドレス発生器１７の出力が六わす数値ＨＡｉの
各々がレジスタ１２及び１４の各々に記憶保持される（
ステ、プ２）。そうすると、数値ＲＯＡｚ及びＩ（Ａ　
ｉを加算して得られる読出しアドレスＲＭＡ　ｉに応じ
た信号が全加算器１３より出力される。

次に、モード切換制御信号ＲＥＡＤ　／ＷＲＩ　ＴＥに
よリバノファメモリが書込みモードになると共に信号選
択回路９よシ書込みデータ数信号ＤＷが選択的に出力さ
れかつ信号切換制御信号ＳＣによって信号選択回路１１
及び１５の各々より相対アドレス発生器８の出力及び絶
対アドレス発生器１７の出力の各々が選択的に出力され
る（ステ、グ１）とクロックＣＬ５の例えば発生タイミ
ングで書込みデータ数信号ＤＷに対応する相対アドレス
発生器８の出力が表わす数値ＷＯＡＺ及び絶対アドレス
発生器１７の出力が表わす数値ＨＡｉの各々がレジスタ
１２及び１４の各々に記憶保持される。そうすると、ク
ロックＣＩ・５の発生タイミングで数値ＷＯＡｉ及びＨ
Ａｉを加算し７て得られる数値（ＨＡｉ　＋ＷＯＡｔ）
に応じた信号が全加算器１３より出力され始めると同時
に信号切換制御信号ＳＣの状態が変化して信号選択回路
１１及び１５の各々より全°加算器１３の出力すなわち
数値（１１Ａｉ　＋　ＷＯＡｉ　）　　に応じた信号及
びカウンタ１６の出力の各々が選択的に出力され始める
（ステ。

ブ２）。このため、次に発生するクロックｃｔ、５によ
って数値（ＨＡｉ　＋　ＷＯＡｉ　）及びカウンタ１６
の出力が表わす数値ＷＰｉの各々がレジスタ１２及び１
４の各々に記障保持されて数値（ＨＡ？　＋　ＷＯＡｉ
　）及びＷＰｉを加算して得られる書込みアドレスＷＭ
　Ａ　ｉに応じた信号が全加算器１３より出力されるこ
ととなる（ステップ３）。

以上の如く変化する各出力の表わす数値が第１表に判り
易くまとめられて示されている。

尚、第１表においてＤＲｔ及びＤＷｉはそれぞれ読出し
データ数信号ＤＲ及び書込みデータ数信号ＤＷの各々が
表わす数値を示し、−″′は動作に関係ないことを示し
ている。

以上の動作において、１フサーム内のデータ数をＮＤｌ
　インタリーブ長をｄｌ　ジッタマージンをＭとしたと
きに数値ＲＯＡｉ　、　ＷＯＡｔの各々がそれぞれ第２
表及び第３表に示す如く変化するようにＲＯＭ１０にデ
ータを予め書込みかつカウンタ１６のプリセット値が（
Ｍ＋１’）となるようにすると、ティインクリーブ用、
のバッファメモリとして最低必要な記憶容量Ｑｍｉｎが
次式の如くなりかつバッファメモリを効率よく使用する
ことができることとなる。

Ｑ　ｍｔ　ｎ　＝ＮＤ（Ｍ　＋　１　）＋　Σ−シｄ　
　・＝−ｉ１１Ｌ−１ 例えば、ＮＤ＝４　、　ｄ：＝３　、　Ｍ＝２である場
合はＱｍｔｎ−４（２＋１）＋３（１＋２＋３＋４）＝
４２となり、４２テ一タ分の記憶容量を有するバッファ
メモリによってディインタリープをなすことができるこ
ととなる。すなわち、かかる場合においては全加算器１
３は４２を０，４３を１の如く出力し、数値ＨＡ乙。

ＲＯＡｔ　、　ＷＯＡｉ　、　ＷＰｔ及び読出しアドレ
スＲＭＡｉ　。

書込みアドレスｗＭＡＬは第４表に示す如く変化する。

ここで、読出しアドレスＲＭＡ　ｉ及び書込みアドレス
ｖｔｙｘＡｉによって指定される読出し位置及び書込み
位置について第３図を参照して説明する。

第３図において、１フレ一ム分のデータの読出し位置を
指定する読出しアドレスをそれぞれＲＭＡ、　。

ＲＭＡ２．　ＲＭＡ３．　ＲＭＡ４としたときにバッフ
ァメモリをＲＭＡ　、〜ＲＭＡ４がそれぞれ先頭アドレ
スとなる４つのブロックに区分したのちに最後尾が横一
列に並ぶように各プロ、りを互いに平行に並べて得られ
るメモリマツプが示されている。このメモリマツプにお
いて１フレ一ム分のデータの書込み位置は書込み領域Ｅ
ｗ内において横一列に並ぶようになっている。すなわち
、１フレ一ム分のデータの書込み位置を指定する書込み
アドレスをＷＲｉＡ、　、　ＷＭＡ２　＋ＷＭＡ３．　
ＷＭＡ４とすると、例えば第４表における最初の１フレ
一ム分のデータの書込みアドレスはそれぞれ５ｖｈｓＡ
、　＝　１２　：　ＲＭＡ　、＋１２　、　ＷＭＡ２＝
　２４　＝　ＲＭＡ、。

十９　、　ＷＦ１’ＩＡ３＝　３３　＝　ＲＭＡ３＋ｓ
　、　ＷＭＡ４＝　３４１　＝　ＲＭＡ４＋　３となっ
て第３図に示す如くなる。

今、１フレ一ム分のデータの読出しのみがなされると絶
対アドレス発生器１７の計数値が１つ大きくなりかつカ
ウンタ１６の計数値が１つ小さくなる。

そうすると書込み領域Ｅｗが１アドレス分後方に移動す
るが書込み位置は変化しないので書込み位置と読出し領
域ＥＲとの距離が小さくなる。そして、第５表に示す如
く書込みデータ数に比して読出しデータ数が多くなって
ＷＰＬが０になると読出しアドレスｌ’ｊＭＡ　ｉと書
込みアドレスｗＭｈｉが等しくなってアンダーフローが
発生することとなる。

捷だ、１フレ一ム分のデータの書込みのみがなされると
ＷＰＬが１つ大きくなる。そうすると書込み領域−は移
動せず書込み位置のみが後方に移動して書込み位置と読
出し領域ＥＲとの距離が変化する。そして、第６表に示
す如く読出しデータ数に比して書込みデータ数が多くな
ってｗｐｚが６になると読出しアドレスＲＭＡ　ｉと書
込みアドレスＷＰＬが等しくなってオーバーフローが発
生することとなる。

従って、カウンタ１６の計数値が３のときのジ、。

タマージンＭは第４図に示す如く々す、カウンタ１６の
計数値のみによってオーバーフロー、アンダーフローの
発生の検出及びジッタマージン量の検出を容易になすこ
とができることになる。また、データの読出しアドレス
ＲＭＡ、　−ＲＭＡ４及び書込みアドレスＷＭＡ、〜Ｗ
ＭＡ４はフレームが変わる毎に１アドレスずつ変化する
のでバッファメモリ内に使用されない部分が生じること
がなくなりメモリの使用効率を向−トさせることができ
ることになる。

１だ、１フレーム内のデータ数ＮＤが増加した場合には
ＲＯＭ　１０の記憶容量を増加させればよく、またイン
タリーブ長ｄが変更された場合にはＲＯＭ　１０に予め
書込むテークを変更すればよく、捷たジッタマージンＭ
を増加させたい場合にはカウンタ１６のビット数を増加
させるだけでよいので、Ｐ　ＣＭ録音再生７ステム等に
おける／ステムの拡大に対する対応が容易となっている
。例えば、ＮＤ−６，ｄ−５、Ｍ＝３となったときには
第７表に示す如くＲ凧ｔ。

〜ｖ？ＶＩＡｌ　を発生させるように変更して／ステム
の拡大に対して容易に対応することができる。尚、この
場合のバッファメモリとして必要な最低記憶容量は６Ｘ
（３＋１）＋５（１＋２＋３＋４＋５十６　）　＝＝　
１２９であり、全加算器１３は１２９を０　、１３０を
１の如く出力する。壕だ、この場合にＲＭ灯及び〜ＶＭ
Ａｉによって指定される読出し位置及び書込与位置を第
３図と同様にして第５図に示す。尚、この第５図におい
ては第７表における最初のフレームの各テークの読出し
位置及び書込み位置が容易に判るようにパｙ’７アメモ
リの各記憶場所にアドレスを示す数値が付されている。

捷だ、本発明によるメモリアドレス情報信号発生装置は
、相対アドレス発生器８が書込みアドレスの発生時及び
読出しアドレスの発生時の双方において共通使用される
構成となっているため、回路構成が簡単になって必要な
配線数を少なくすることができるとともに単一のＲＯＭ
を使用して構成できることからＲＯＭを形成する入力テ
コーダ回路及び出カバ、ファ回路を単一にすることがで
きることになる。また、本発明によるメモリアドレス情
報信号発生装置は、書込みアドレスの発生時になすべき
数値ＨＡｉ及びＷＯＡｉの加算とこの加算結果及び数値
ＷＰＬの加算の２つの演算を単一の全加算器を使用して
時分割的になす構成となっているので、回路規模が小さ
くなってＩＣ化の際にチップ面積を小さくすることがで
きるという効果も期待できるのである。尚、２つの演算
を単一の全加算器でなすために信号選択回路１１　、１
５及びレジスタ１２　、１４が必要となっているが、チ
ップ面積の低減という点で信号選択回路１１　、１５及
びレジスタ１２゜１４を設けたことによる逆効果よりも
全加算器を単一にしたことによる効果の方が大きいので
ある。

以−Ｌ詳述した如く本発明によるメモリアドレス情報信
号発生装置は、メモリのオーバーフロー、アンダーフロ
ーの発生及びジッタマージン址の検出を容易になすこと
ができかつインタリーブ長の変更への対応が容易である
とともにメモリの使用効率を向上させることができかつ
ＩＣ化に適した構成となっているのでティジタルオーテ
ィオ機器におけるディインタリーブ用のメモリのメモリ
制御装置に用いて好適である。

尚、上記実施例においては信号選択回路９の入力が読出
しデータ数信号ＤＲ及び書込みデータ数信号ＤＷの２信
号であるとしたがご信号選択回路９の入力数は２以上い
ずれでも良く、例えば誤り訂正用データ数信号を追加し
て読出しエリア内のテークの誤シ訂正を可能にすること
ができる。ただし、入力数の増加分だけＲＯＭ　１０の
記憶容量を大きくすることが必要となる。また、上記実
施例においては書込みアドレスの発生時に数値ＨＡｉ及
びＷＯＡ　ｔの加算とこの加算結果及び数値ｗｐｉの加
算の２回の加算により書込みアドレスが得られるとした
が、数値ＷＯＡ　ｉ及びＷＰｉの加算とこの加算結果及
び数値ＨＡＬの加算の２回の加算によって書込みアドレ
スが得られるようにすることも可能である。

第　　２　　表 第　　３　−走

【図面の簡単な説明】 第１図は、従来のメモリアドレス清報信号発生装置を示
すブロック図、第２図は、本発明の一実施例を示すブロ
ック図、第３図は、ＮＤ＝４．ｄ−３、Ｍ＝２の場合に
第２図の装置の出力をアドレス入力とするバッファメモ
リのメモリマツプを示を図、第４図は、第２図の装置に
おけるカウンタ１６の計数値とジッタマージンとの関係
を示す図、第５図は、ＮＤ＝５　、　ｄ＝５．Ｍ−３の
場合に第２図の装置の出力をアドレス入力とするバッフ
ァメモリのメモリマツプを示す図である。 主要部分の符号の説明 ８・・・・・・・・相対アドレス発生器１１．１５・・
・・・・・・・信号選択回路１２．１４・・・・・・・
・・レジスタ１３・・・・・・・全加算器 １６・・・・・・・・・カウンタ １７・・・・・・・・・絶対アドレス発生器出願人　　
パイオニア株式会社 代理人　　弁理士　藤　村　元　彦 犀、／　図 竿、２Ｕ２Ｊ 乳３　図

Claims (1)

【特許請求の範囲】
1. 互いに独立して規則的に変化する読出しアドレス及び書
   込みアドレスの各々に応じたアドレス情報信号を発生し
   てメモリに供給するメモリアトし・ス情報信号発生装置
   であって、前記メモリにテークが書込まれるときテーク
   の書込みが々される毎に第１所定規Ｌｕ１ｌに従って変
   化する数値に応じた信ぢを発生し前記メモリからテビタ
   が読出されるときテークの読出し、がなされる毎に第２
   所定規則に従って変化する数直に応じた信号を発生する
   第１数値情報信号発生回路と、前記メモリからテ　タが
   第１所定数個読出される毎に第２所定数ずつ変化する数
   値に応じた信号を発生する第２数値情報信号発生回路と
   、前記メモリからテークが前記第１所定数個読出される
   か又は前記メモリにテ−りが前記第１所定数個書込捷れ
   る毎に第３所定数ずつ変化する数値に応じた信号を発生
   する第３数値情報信号発生回路と、前記第２及−び第３
   数値情報信号発生回路のうちの一方の出力が表わす数値
   と前記第１数値情報信号発生回路の出力が表わす数値と
   の加算結果を保持して出力しつつ保持した前記加算結果
   と前記第２及び第３数値隋報信号発生回路のうちの他方
   の出力が表わす数値とを更に加算することによって前記
   第１．第２及び第３数値情報信号発生回路の各出力が表
   わす数値の加算結果を時分割的に得るようになされた加
   算回路とを含み、前記加算回路より前記第１及び第２数
   値情報信号発生回路の各出力が表わす数値の加算結果に
   応じた信号を読出しアドレス情報信号として出力しかつ
   前記第１．第２及び第３数値情報信号発生回路の各出力
   が表わす数値の加算結果に応じた信号を書込みアドレス
   情報信号として出力することを特徴とするメモリアドレ
   ス情報信号発生装置。