JPS58125210A - メモリアドレス情報信号発生装置 - Google Patents
メモリアドレス情報信号発生装置Info
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- JPS58125210A JPS58125210A JP735082A JP735082A JPS58125210A JP S58125210 A JPS58125210 A JP S58125210A JP 735082 A JP735082 A JP 735082A JP 735082 A JP735082 A JP 735082A JP S58125210 A JPS58125210 A JP S58125210A
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- 230000015654 memory Effects 0.000 title claims abstract description 69
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 18
- 241001189642 Theroa Species 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 101100252016 Arabidopsis thaliana RMA2 gene Proteins 0.000 description 1
- 101100252017 Arabidopsis thaliana RMA3 gene Proteins 0.000 description 1
- 102100021811 E3 ubiquitin-protein ligase RNF5 Human genes 0.000 description 1
- 101001107084 Homo sapiens E3 ubiquitin-protein ligase RNF5 Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、互いに独立して規則的に変化する読出しアド
レス及び書込みアドレスの各々に応じたアドレス情報信
号を発生してメモリに供給するメモリアドレス情報信号
発生装置に関する。
レス及び書込みアドレスの各々に応じたアドレス情報信
号を発生してメモリに供給するメモリアドレス情報信号
発生装置に関する。
アナログ信号をディジタル化して記録再生する例えばＰ
ＣＭ （Ｐａｌｇｅ Ｃｏｄｅ Ｍｏｄｔｔｌａｔ＠ｏ
ｎ ）録音再生力式においては記録媒体上で発生したバ
ースト性の符号誤りの補正を容易にするために誤り訂正
符号の付加と共にインタリープがなされている。このた
め、記録媒体から読出された符号列は所定の約束のもと
て配列順序が時間軸上で変更されたものどなっており、
再生時においては符号列を元の配列に戻すいわゆるディ
インタリープをなす必要がある。このディインタリープ
は、例えば記録媒体から読出された符号列を読出された
順にバッファメモリに先頭番地から順次書込んだのち書
込まれた符号列を元の配列に戻るようにバッファメモリ
のアドレス制御をなしつつ読出すことによってなされる
。かかる場合、バッファメモリへ符号列を書込むときに
１ずつ規則的に増加する書込みアドレスを発生しバッフ
ァメモリから符号列を読出すときにはその符号列の配列
を元に戻すように所定の規則に従って変化する読出しア
ドレスを発生するメモリアドレス情報信号発生装置が用
いられることが多い。かかるメモリアドレス情報信号発
生装置は、メモリのオーバーフロー、アンダーフローの
発生の検出及びこれらオーバーフロー、アンダーフロー
の発生を防止するためになす書込みアドレスと読出しア
ドレスとの差に応じたジッタマージン量の検出を容易に
なすことができ更にはインタリープサイズの変更に容易
に対応できるような構成となっていることが望捷しい。
ＣＭ （Ｐａｌｇｅ Ｃｏｄｅ Ｍｏｄｔｔｌａｔ＠ｏ
ｎ ）録音再生力式においては記録媒体上で発生したバ
ースト性の符号誤りの補正を容易にするために誤り訂正
符号の付加と共にインタリープがなされている。このた
め、記録媒体から読出された符号列は所定の約束のもと
て配列順序が時間軸上で変更されたものどなっており、
再生時においては符号列を元の配列に戻すいわゆるディ
インタリープをなす必要がある。このディインタリープ
は、例えば記録媒体から読出された符号列を読出された
順にバッファメモリに先頭番地から順次書込んだのち書
込まれた符号列を元の配列に戻るようにバッファメモリ
のアドレス制御をなしつつ読出すことによってなされる
。かかる場合、バッファメモリへ符号列を書込むときに
１ずつ規則的に増加する書込みアドレスを発生しバッフ
ァメモリから符号列を読出すときにはその符号列の配列
を元に戻すように所定の規則に従って変化する読出しア
ドレスを発生するメモリアドレス情報信号発生装置が用
いられることが多い。かかるメモリアドレス情報信号発
生装置は、メモリのオーバーフロー、アンダーフローの
発生の検出及びこれらオーバーフロー、アンダーフロー
の発生を防止するためになす書込みアドレスと読出しア
ドレスとの差に応じたジッタマージン量の検出を容易に
なすことができ更にはインタリープサイズの変更に容易
に対応できるような構成となっていることが望捷しい。
ここで、メモリのオーバーフローとは書込みアドレスが
異常に増加して以前に書込まれたデータの読出しが終了
してない場所に新たなデータが誤って書込まれてしまう
現象のことであり、メモリのアンダーフローとは読出し
アドレスが異常に増加して新たなデータの書込みがなさ
れてない場所から誤ったデータが読出される現象のこと
である。
異常に増加して以前に書込まれたデータの読出しが終了
してない場所に新たなデータが誤って書込まれてしまう
現象のことであり、メモリのアンダーフローとは読出し
アドレスが異常に増加して新たなデータの書込みがなさ
れてない場所から誤ったデータが読出される現象のこと
である。
以上の如く構成されたメモリアドレス情報信号発生装置
の従来例を第１図に示す。第１図において、１は脩ビッ
トのＷＬ（書込み用下位アドレス）カウンタである。Ｗ
Ｌカウンタ１のクロック入力端子には符号列を形成する
所定数ピントのデータがディインタリーブ用のバッファ
メモリ（図示せず）に書込まれるごとにタイミングパル
ス発生器（図示せず）より出力されるＷＲＩＴＥデータ
クロックＣＬＩが供給される。このＷＬカウンタ１の計
数値は、クロックＣＬＩによって１ずつ増加し、ＷＬカ
ウンタ１は１フレームを形成するデータの数と同数のク
ロックＣＬＩが発生すると計数値が零に戻るようになっ
ている。また、ＷＬカウンタ１の出力は、書込みアドレ
スの下位ｍビットを形成しつつ（％−Ｉｎ）ビットのＷ
Ｈ（書込み用上位アドレス）カウンタ２の出力と共に信
号選択回路３の一方の入力端子群に供給されている。ｗ
Ｈカウンタ２のクロック入力端子には１フレ一ム分のデ
ータがバッファメモリに書込まれるごとにタイミングパ
ルス発生器より出力されるＷＲＩＴＥフレームクロック
ＣＬ２が供給されている。ｗＨカウンタ２の出力は書込
みアドレスの上位（？１−ｒｎ）ピノ）１形成する。信
号選択回路３の制御入力端子にはバッファメモリを書込
みモード及び読出しモードのうちのいずれが一方のモー
ドにするためのモード切換制御信号ＲＥＡＤ／ＷＲＩＴ
Ｅが供給されている。−力、バッファメモリに書込まれ
たデータがバッファメモリから読出されるとタイミング
、パ、ルズ溌生器カバら′・Ｒ−＆ＡＤデータクロノ・
久ＣＬ３が出力されて脩ビットのＢＬ（・読゛出し用下
位アドレス）カウンタ４のクロック入力端子に供給され
る。このＲＬカウンタ４１！、ＷＬカウンタ１と同様に
１フレームを形成するデータの数と同数のクロックＣＬ
３が発生すると計数値が零に戻るようになっている。Ｒ
１，カウンタ４の出力は読出しアドレスの下位ｍビット
を形成しつつ信号選択回路３の他力の入力端子群に供給
されると共にＲＯＭ （読出し専用メモリ）５のｍ個の
アドレス入力端子に供給される。ＲＯＭ ５におけるＲ
Ｌカウンタ４の出力によって指定される記憶場所にはイ
ンタリーブを解除するための（ｓ−−）ピントのデータ
が格納されている。このＲＯＭ ５の出力は全加算器６
において（ｎ −ｍ ）ビットのＲｕ（ａ出し用上位ア
ドレス）カウンタ７の出力と加算される。ＲＨカウンタ
フのクロック入力端子にはバッファメモリから１フレ一
ム分のデータが読出されるごとにタイミングパルス発生
器より出力されるＲＥＡＤフレームクロックＣＬ４が供
給されている。全加算器６の出力は読出しアドレスの上
位（ｎ −ｍ ）ビットを形成しつつカウンタＲＬの出
力と共に信号選択回路３の他力の入力端子群に供給され
ている。そして、この信号選択回路３が切換制御信号Ｒ
ＥＡＤ／ＷＲＩＴＥによってｎビットの読出しアドレス
及び書込みアドレスのうちの一方に応じたアドレス情報
信号を出力することによりディインタリープ用のバッフ
ァメモリおアドレス制御がなされる。
の従来例を第１図に示す。第１図において、１は脩ビッ
トのＷＬ（書込み用下位アドレス）カウンタである。Ｗ
Ｌカウンタ１のクロック入力端子には符号列を形成する
所定数ピントのデータがディインタリーブ用のバッファ
メモリ（図示せず）に書込まれるごとにタイミングパル
ス発生器（図示せず）より出力されるＷＲＩＴＥデータ
クロックＣＬＩが供給される。このＷＬカウンタ１の計
数値は、クロックＣＬＩによって１ずつ増加し、ＷＬカ
ウンタ１は１フレームを形成するデータの数と同数のク
ロックＣＬＩが発生すると計数値が零に戻るようになっ
ている。また、ＷＬカウンタ１の出力は、書込みアドレ
スの下位ｍビットを形成しつつ（％−Ｉｎ）ビットのＷ
Ｈ（書込み用上位アドレス）カウンタ２の出力と共に信
号選択回路３の一方の入力端子群に供給されている。ｗ
Ｈカウンタ２のクロック入力端子には１フレ一ム分のデ
ータがバッファメモリに書込まれるごとにタイミングパ
ルス発生器より出力されるＷＲＩＴＥフレームクロック
ＣＬ２が供給されている。ｗＨカウンタ２の出力は書込
みアドレスの上位（？１−ｒｎ）ピノ）１形成する。信
号選択回路３の制御入力端子にはバッファメモリを書込
みモード及び読出しモードのうちのいずれが一方のモー
ドにするためのモード切換制御信号ＲＥＡＤ／ＷＲＩＴ
Ｅが供給されている。−力、バッファメモリに書込まれ
たデータがバッファメモリから読出されるとタイミング
、パ、ルズ溌生器カバら′・Ｒ−＆ＡＤデータクロノ・
久ＣＬ３が出力されて脩ビットのＢＬ（・読゛出し用下
位アドレス）カウンタ４のクロック入力端子に供給され
る。このＲＬカウンタ４１！、ＷＬカウンタ１と同様に
１フレームを形成するデータの数と同数のクロックＣＬ
３が発生すると計数値が零に戻るようになっている。Ｒ
１，カウンタ４の出力は読出しアドレスの下位ｍビット
を形成しつつ信号選択回路３の他力の入力端子群に供給
されると共にＲＯＭ （読出し専用メモリ）５のｍ個の
アドレス入力端子に供給される。ＲＯＭ ５におけるＲ
Ｌカウンタ４の出力によって指定される記憶場所にはイ
ンタリーブを解除するための（ｓ−−）ピントのデータ
が格納されている。このＲＯＭ ５の出力は全加算器６
において（ｎ −ｍ ）ビットのＲｕ（ａ出し用上位ア
ドレス）カウンタ７の出力と加算される。ＲＨカウンタ
フのクロック入力端子にはバッファメモリから１フレ一
ム分のデータが読出されるごとにタイミングパルス発生
器より出力されるＲＥＡＤフレームクロックＣＬ４が供
給されている。全加算器６の出力は読出しアドレスの上
位（ｎ −ｍ ）ビットを形成しつつカウンタＲＬの出
力と共に信号選択回路３の他力の入力端子群に供給され
ている。そして、この信号選択回路３が切換制御信号Ｒ
ＥＡＤ／ＷＲＩＴＥによってｎビットの読出しアドレス
及び書込みアドレスのうちの一方に応じたアドレス情報
信号を出力することによりディインタリープ用のバッフ
ァメモリおアドレス制御がなされる。
この場合、オーバーフロー、アンダーフローの検出はｗ
Ｈカウンタ２の値とメモリ読出しアドレスの上位（ｎ
−ｍ ）ビットの値の一致を検出することにより可能で
あるが、シンターマージンの検出にはＲＨカウンタ７と
ｗＨカウンタ２との距離検出回路（例えば引算回路）が
必要になるばかりがメモリの未使用部分が生じ、メモリ
の使用効率が悪くなシ、メモリの使用効率を上げるため
未使用部分をなくすとオーバーフロー、アンダー７０−
等の検出が困難となる欠点があった。
Ｈカウンタ２の値とメモリ読出しアドレスの上位（ｎ
−ｍ ）ビットの値の一致を検出することにより可能で
あるが、シンターマージンの検出にはＲＨカウンタ７と
ｗＨカウンタ２との距離検出回路（例えば引算回路）が
必要になるばかりがメモリの未使用部分が生じ、メモリ
の使用効率が悪くなシ、メモリの使用効率を上げるため
未使用部分をなくすとオーバーフロー、アンダー７０−
等の検出が困難となる欠点があった。
そこで、本発明の目的はメモリのオーバーフロー、アン
ダーフローの発生及びジッタマージン量の検出を容易に
なすことかでさかつインタリーブ長の変更に容易に対応
できるような構成にてメモリの使用効率を向上させるこ
とができるメモリアドレス情報信号発生装置を提供する
ことである。
ダーフローの発生及びジッタマージン量の検出を容易に
なすことかでさかつインタリーブ長の変更に容易に対応
できるような構成にてメモリの使用効率を向上させるこ
とができるメモリアドレス情報信号発生装置を提供する
ことである。
本発明によるメモリアドレス情報信号発生装置は、メモ
リにデータが書込まれるごとに第１所定規則に従って変
化する数値に応じた信号を発生する第１数値情報信号発
生回路と、メモリからデータが読出されるごとに第２所
定規則に従って変化する数値に応じた信号を発生する第
２数値情報信号発生回路と、メモリからデータが第１所
定数個読出されるごとに第２所定数ずつ変化する数値に
応じた信号全発生する第３数値情報信号発生回路と、メ
モリからデータが第１所定数個読出されるかまたはメモ
リにデータが第１所定数個書込まれるごとに第３所定数
ずつ変化する数値に応じた信号を発生する第４数値情報
信号発生回路とを含み、第１．第３及び第４数値情報信
号発生回路の各出力が表わす数値の加算結果に応じた信
号を書込みアドレス情報信号として出力し第２及び第４
数値情報信号発生回路の各出力が表わす数値の加算結果
に応じた信号を読出しアドレス情報信号として照して詳
細に説明する。
リにデータが書込まれるごとに第１所定規則に従って変
化する数値に応じた信号を発生する第１数値情報信号発
生回路と、メモリからデータが読出されるごとに第２所
定規則に従って変化する数値に応じた信号を発生する第
２数値情報信号発生回路と、メモリからデータが第１所
定数個読出されるごとに第２所定数ずつ変化する数値に
応じた信号全発生する第３数値情報信号発生回路と、メ
モリからデータが第１所定数個読出されるかまたはメモ
リにデータが第１所定数個書込まれるごとに第３所定数
ずつ変化する数値に応じた信号を発生する第４数値情報
信号発生回路とを含み、第１．第３及び第４数値情報信
号発生回路の各出力が表わす数値の加算結果に応じた信
号を書込みアドレス情報信号として出力し第２及び第４
数値情報信号発生回路の各出力が表わす数値の加算結果
に応じた信号を読出しアドレス情報信号として照して詳
細に説明する。
第２図において、８は第４数値情報信号発生回路として
のｗｐ（ライトポジション）カウンタである。ｗｐカウ
ンタ８は、例えばｑビットのプリセッタブルバイナリカ
ウンタからなっている。
のｗｐ（ライトポジション）カウンタである。ｗｐカウ
ンタ８は、例えばｑビットのプリセッタブルバイナリカ
ウンタからなっている。
ｗｐカウンタ８のカウントダウン用クロック入力端子Ｄ
ＯＷＮ及びカウントアツプ用クロック入力端子ＵＰの
各々にはＲＥＡＤフレームクロックＣＬ４及びＷＲＩＴ
ＥフレームクロックＣＬ２の各々が供給されている。ま
た、ｗＰカウンタ８のプリセット指令入力端子ＰＲには
例えば電源投入時等において発生する初期設定用リセン
ト信号が供給されている。ｗｐカウンタ８の出力は加数
人力としてＳビットの全加算器９に供給されている。こ
の全加算器９には第１数値情報信号発生回路としてのＷ
ＯＡ（ＷＲＩＴＥオフセントアドレスン発生器１ｏの出
力が被加数人力として供給されている。ＷＯＡ発生器１
０にはＷＲＩＴＥデータクロックＣＬＩが供給されてい
る。このＷＯＡ発生器１０は、例えばクロックＣＬＩに
よって計数値が変化するバイナリカウンタと、このカウ
ンタの出力がアドレス入力として供給されカウンタの出
力によって指定される記憶場所にｒピントのデータが格
納されたＲＯＭとで構成されている。全加算器９の出力
は信号選択回路１１の一力の入力端子群に供給されてい
る。信号選択回路１１の制御入力端子にはモード切換制
御信号ＲＥＡＤ路としてのＲＯＡ （ＲＥＡＤオフセン
トアドレス）発生器１２の出力が供給されている。ＲＯ
Ａ発生器１２にはＲＥＡＤデータクロックＣＬ３が供給
されている。
ＯＷＮ及びカウントアツプ用クロック入力端子ＵＰの
各々にはＲＥＡＤフレームクロックＣＬ４及びＷＲＩＴ
ＥフレームクロックＣＬ２の各々が供給されている。ま
た、ｗＰカウンタ８のプリセット指令入力端子ＰＲには
例えば電源投入時等において発生する初期設定用リセン
ト信号が供給されている。ｗｐカウンタ８の出力は加数
人力としてＳビットの全加算器９に供給されている。こ
の全加算器９には第１数値情報信号発生回路としてのＷ
ＯＡ（ＷＲＩＴＥオフセントアドレスン発生器１ｏの出
力が被加数人力として供給されている。ＷＯＡ発生器１
０にはＷＲＩＴＥデータクロックＣＬＩが供給されてい
る。このＷＯＡ発生器１０は、例えばクロックＣＬＩに
よって計数値が変化するバイナリカウンタと、このカウ
ンタの出力がアドレス入力として供給されカウンタの出
力によって指定される記憶場所にｒピントのデータが格
納されたＲＯＭとで構成されている。全加算器９の出力
は信号選択回路１１の一力の入力端子群に供給されてい
る。信号選択回路１１の制御入力端子にはモード切換制
御信号ＲＥＡＤ路としてのＲＯＡ （ＲＥＡＤオフセン
トアドレス）発生器１２の出力が供給されている。ＲＯ
Ａ発生器１２にはＲＥＡＤデータクロックＣＬ３が供給
されている。
このＲＯＡ発生器１２は、例えばクロックＣＬ３によっ
て計数値が変化するバイナリカウンタと、このカウンタ
の出力がアドレス入力として供給されカウンタの出力に
よって指定される記憶場所にインタリープを解除するた
めのｔビットのデータが格納されたＲＯＭとで構成され
ている。信号選択回路１１は、モード切換制御信号ＲＥ
ＡＤ／ＷＲＩＴＥに応じて全加算器９の出力及びＲＯＡ
発生器１２の出力のうちのいずれか一力を選択的に出力
する。この信号選択回路１１の出力はｎビットの全加算
器１３に加数入力として供給されている。全加算器１３
には被加数人力として第３数値情報信号発生回路として
のＨＡ（ホームアドレス）カウンタ１４の出力が供給さ
れている。ＨＡカウンタ１４は、例えばＵピントのバイ
ナリカウンタからなっている。このＨＡカウンタ１４の
クロック入力端子にはＲＥＡＤフレームクロンクＣＬ４
が供給されている。そして全加算器１３の出力が図示せ
ぬディインタリーブ用のバッファメモリにアドレス入力
として供給される。
て計数値が変化するバイナリカウンタと、このカウンタ
の出力がアドレス入力として供給されカウンタの出力に
よって指定される記憶場所にインタリープを解除するた
めのｔビットのデータが格納されたＲＯＭとで構成され
ている。信号選択回路１１は、モード切換制御信号ＲＥ
ＡＤ／ＷＲＩＴＥに応じて全加算器９の出力及びＲＯＡ
発生器１２の出力のうちのいずれか一力を選択的に出力
する。この信号選択回路１１の出力はｎビットの全加算
器１３に加数入力として供給されている。全加算器１３
には被加数人力として第３数値情報信号発生回路として
のＨＡ（ホームアドレス）カウンタ１４の出力が供給さ
れている。ＨＡカウンタ１４は、例えばＵピントのバイ
ナリカウンタからなっている。このＨＡカウンタ１４の
クロック入力端子にはＲＥＡＤフレームクロンクＣＬ４
が供給されている。そして全加算器１３の出力が図示せ
ぬディインタリーブ用のバッファメモリにアドレス入力
として供給される。
以上の構成において、モード切換制御信号ＲＥＡＤ／Ｗ
ＲＩＴＥによりバッファメモリが読出しモードとなり信
号選択回路１１よりＲＯＡ発生器１２の出刃が選択的に
出力されると、ＲＯＡ発生器１２の出方が表わす数値Ｒ
ＯＡｉ及びＨＡカウンタ１４の出力が表わす数値ＨＡｉ
ｆ加算して得られる読出しアドレスＲＭＡ ｉに応じた
信号が全加算器１３より出力される。また、モード切換
制御信号ＲＥＡＤ／ＷＲＩＴＥにょシバノファメモリが
書込みモードとなり信号選択回路１１より全加算器９の
出力が選択的に出方されると、ｗｐカウンタ８の出力が
表わす数値ＷＰｉ 、 ＷＯＡ発生器１０の出力が表わ
す数値ＷＯＡｉ及び数値ＨＡ＜を加算して得られる書込
みアドレスＷＭＡｉ に応じた信号が全加算器１３より
出力される。従って、１フレーム内のデータ数ｋ ＮＤ
Ｉインタリーブ長ｆｄ、ジッタマージンをＭとしたと
きに数値ＲＯＡｊ 、 ＷＯＡｉの各々がそれぞれ第１
表及び第２表に示す如く変化するようにＲＯＡ発生器１
２及びＷＯＡ発生器１０におけるＲＯＭにデータを予め
書込みかつｗｐカウンタ８のプリセント値が（Ｍ＋１）
となるようにすると、ディインクリーブ用のバッファメ
モリとして最低必要な記憶容量Ｑｍｉｎが次式の如くな
りかつバッファメモリを効率よ（使用することができる
こととなる。
ＲＩＴＥによりバッファメモリが読出しモードとなり信
号選択回路１１よりＲＯＡ発生器１２の出刃が選択的に
出力されると、ＲＯＡ発生器１２の出方が表わす数値Ｒ
ＯＡｉ及びＨＡカウンタ１４の出力が表わす数値ＨＡｉ
ｆ加算して得られる読出しアドレスＲＭＡ ｉに応じた
信号が全加算器１３より出力される。また、モード切換
制御信号ＲＥＡＤ／ＷＲＩＴＥにょシバノファメモリが
書込みモードとなり信号選択回路１１より全加算器９の
出力が選択的に出方されると、ｗｐカウンタ８の出力が
表わす数値ＷＰｉ 、 ＷＯＡ発生器１０の出力が表わ
す数値ＷＯＡｉ及び数値ＨＡ＜を加算して得られる書込
みアドレスＷＭＡｉ に応じた信号が全加算器１３より
出力される。従って、１フレーム内のデータ数ｋ ＮＤ
Ｉインタリーブ長ｆｄ、ジッタマージンをＭとしたと
きに数値ＲＯＡｊ 、 ＷＯＡｉの各々がそれぞれ第１
表及び第２表に示す如く変化するようにＲＯＡ発生器１
２及びＷＯＡ発生器１０におけるＲＯＭにデータを予め
書込みかつｗｐカウンタ８のプリセント値が（Ｍ＋１）
となるようにすると、ディインクリーブ用のバッファメ
モリとして最低必要な記憶容量Ｑｍｉｎが次式の如くな
りかつバッファメモリを効率よ（使用することができる
こととなる。
ＮＤ
例えば、Ｎｐ＝４．ｄ＝３．Ｍ＝２である場合はＱ、、
７．＝４ （２＋１ ）＋３ （１＋２＋３＋４ ）＝
４２となり、４２デ一タ分の記憶容量を有するバッファ
メモリによってディインタリーブをなすことがでさるこ
ととなる。すなわち、かかる場合においては全加算器１
３は４２をｏ、４３を１の如（出方し、数値ＨＡｊ 、
ＲＯＡｊ 、 ＷＯＡｉ 、 ＷＰｊ及び読出しアド
レスＲＭＡｊ 、書込みアドレスＷＭＡｉは第３表に示
す如く変化する。ここで、読出しアドレスＲＭＡｉ及ヒ
書込みアドレスｗＭＡ ｉによって指定される読出し位
置及び書込み位置について第３図を参照して説明する。
７．＝４ （２＋１ ）＋３ （１＋２＋３＋４ ）＝
４２となり、４２デ一タ分の記憶容量を有するバッファ
メモリによってディインタリーブをなすことがでさるこ
ととなる。すなわち、かかる場合においては全加算器１
３は４２をｏ、４３を１の如（出方し、数値ＨＡｊ 、
ＲＯＡｊ 、 ＷＯＡｉ 、 ＷＰｊ及び読出しアド
レスＲＭＡｊ 、書込みアドレスＷＭＡｉは第３表に示
す如く変化する。ここで、読出しアドレスＲＭＡｉ及ヒ
書込みアドレスｗＭＡ ｉによって指定される読出し位
置及び書込み位置について第３図を参照して説明する。
第３図において、１フレ一ム分のデータの読出し位置を
指定する読出しアドレスをそれぞれＲＭＡ、 、 ＲＭ
Ａ２． ＲＭＡ３． ＲＭＡ４としたときにバッファメ
モリ’ｉＲＭＡ１〜ＲＭＡ４がそれぞれ先頭アドレスと
なる４つのブロックに区分したのちに最後尾が横一列に
並ぶように各ブロックを互いに平行に並べて得られるメ
モリマツプが示されている。このメモリマツプにおいて
１フレ一ム分のデータの書込み位置は書込み領域ＥＷ内
において横一列に並ぶようになっている。すなわち、１
フレ一ム分のデータの書込み位置を指定する書込みアド
レスをｗＭＡ１１ｗＭＡ２２ｗＭＡ３１ｗＭＡ４とする
と、例えば第３表における最初の１フレ一ム分のデータ
の書込みアドレスはそれぞれＷＭＡ１＝ １２ ＝ Ｒ
ＭＡ１＋ １２ 。
指定する読出しアドレスをそれぞれＲＭＡ、 、 ＲＭ
Ａ２． ＲＭＡ３． ＲＭＡ４としたときにバッファメ
モリ’ｉＲＭＡ１〜ＲＭＡ４がそれぞれ先頭アドレスと
なる４つのブロックに区分したのちに最後尾が横一列に
並ぶように各ブロックを互いに平行に並べて得られるメ
モリマツプが示されている。このメモリマツプにおいて
１フレ一ム分のデータの書込み位置は書込み領域ＥＷ内
において横一列に並ぶようになっている。すなわち、１
フレ一ム分のデータの書込み位置を指定する書込みアド
レスをｗＭＡ１１ｗＭＡ２２ｗＭＡ３１ｗＭＡ４とする
と、例えば第３表における最初の１フレ一ム分のデータ
の書込みアドレスはそれぞれＷＭＡ１＝ １２ ＝ Ｒ
ＭＡ１＋ １２ 。
ＷＭＡ２＝２４＝ＲＭＡ２＋９ 、ＷＭＡ３＝３３＝Ｒ
ＭＡ３＋６ 。
ＭＡ３＋６ 。
ＷＭＡ４＝ ３９ ＝ ＲＭＡ４＋ ３となって第３図
に示す如くなる。
に示す如くなる。
今、１フレ一ム分のデータの読出しのみがなされるとＨ
Ａカウンタ１４の計数値が１つ大さくなりかつｗｐカウ
ンタ８の計数値が１つ小さくなる。
Ａカウンタ１４の計数値が１つ大さくなりかつｗｐカウ
ンタ８の計数値が１つ小さくなる。
そうすると書込み領域ＥＷが１アドレス分後力に移動す
るが書込み位置は変化しないので書込み位置と読出し領
域ＥＲとの距離が小さくなる。そして、第４表に示す如
（書込みデータ数に比して読出しデータ数が多くなって
ＷＰｉが０になると読出しアドレスＲＭＡｉと書込みア
ドレスｗＭｈｉが等しくなってアンダーフローが発生す
ることとなる。
るが書込み位置は変化しないので書込み位置と読出し領
域ＥＲとの距離が小さくなる。そして、第４表に示す如
（書込みデータ数に比して読出しデータ数が多くなって
ＷＰｉが０になると読出しアドレスＲＭＡｉと書込みア
ドレスｗＭｈｉが等しくなってアンダーフローが発生す
ることとなる。
また、１フレ一ム分のデータの書込みのみがなされると
ＷＰｊが１つ大さくなる。そうすると書込み領域ＥＷは
移動せず書込み位置のみが抜力に移動して書込み位置と
読出し領域ＥＲとの距離が変化する。そして、第５表に
示す如く読出しデータ数に比して書込みデータ数が多く
なってＷＰｉが６になると読出しアドレスＲＭＡ ｉと
書込みアドレスＷＰｉが等しくなってオーバーフローが
発生することとなる。
ＷＰｊが１つ大さくなる。そうすると書込み領域ＥＷは
移動せず書込み位置のみが抜力に移動して書込み位置と
読出し領域ＥＲとの距離が変化する。そして、第５表に
示す如く読出しデータ数に比して書込みデータ数が多く
なってＷＰｉが６になると読出しアドレスＲＭＡ ｉと
書込みアドレスＷＰｉが等しくなってオーバーフローが
発生することとなる。
従って、ＷＰカウンタ８の計数値が３のときのジッタマ
ージンＭは第４図に示す如くなる。このため、ｗｐカウ
ンタ８の計数値のみによってオーバーフロー、アンダー
フローの発生の検出及びジッタマージン量の検出を容易
になすことかでさることになる。捷だ、データの読出し
アドレスＲＭＡ１〜ＲＭＡ ４及び書込みアドレスＷＭ
Ａ １〜ＷＭＡ４はフレームが変わる毎に１アドレスづ
つ変化するのでバッファメモリ内に使用されない場所が
生じることがなくなりメモリの使用効率を向上させるこ
とがでさることになる。また、１フレーム内のデータ数
ＮＤが増加した場合にはＷＯＡ発生器１ｏ及びＲＯＡ発
生器１２におけるＲＯＭの記憶容量を増加させればよく
、またインタリープ長ｄが変更された場合にはＷＯＡ発
生器１０及びＲＯＡ発生器１２におけるＲＯＭに予め書
込むデータを変更すればよ（、またジッタマージンＭを
増加させたい場合にはｗｐカウンタ８のビット数を増加
させるだけでよいので、ＰＣＭ録音再生システム等にお
けるシステムの拡大に対する対応が容易となっている。
ージンＭは第４図に示す如くなる。このため、ｗｐカウ
ンタ８の計数値のみによってオーバーフロー、アンダー
フローの発生の検出及びジッタマージン量の検出を容易
になすことかでさることになる。捷だ、データの読出し
アドレスＲＭＡ１〜ＲＭＡ ４及び書込みアドレスＷＭ
Ａ １〜ＷＭＡ４はフレームが変わる毎に１アドレスづ
つ変化するのでバッファメモリ内に使用されない場所が
生じることがなくなりメモリの使用効率を向上させるこ
とがでさることになる。また、１フレーム内のデータ数
ＮＤが増加した場合にはＷＯＡ発生器１ｏ及びＲＯＡ発
生器１２におけるＲＯＭの記憶容量を増加させればよく
、またインタリープ長ｄが変更された場合にはＷＯＡ発
生器１０及びＲＯＡ発生器１２におけるＲＯＭに予め書
込むデータを変更すればよ（、またジッタマージンＭを
増加させたい場合にはｗｐカウンタ８のビット数を増加
させるだけでよいので、ＰＣＭ録音再生システム等にお
けるシステムの拡大に対する対応が容易となっている。
例えば、ＮＤ−６，ｄ＝５．Ｍ＝３ となったときに
は第６表に示す如くＲＭＡｊ 、 ＷＭＡｊを発生させ
るように変更してシステムの拡大に対して容易に対応す
ることかでさる。
は第６表に示す如くＲＭＡｊ 、 ＷＭＡｊを発生させ
るように変更してシステムの拡大に対して容易に対応す
ることかでさる。
尚、この場合のバッファメモリとして必要な最低記憶容
量は６ｘ （３＋１ ）＋５ （１＋２−４−３−１−
４−１−５＋６）＝１２９ であり、全加算器１３は
１２９を０ 、１３０を１の如く出力する。また、ＲＭ
Ａｉ及びＷＭＡｉによって指定される読出し位置及び書
込み位置を第３図と同様にして第５図に示す。尚、この
第５図においては第６表における最初のフレームの各デ
ータの読出し位置及び書込み位置がよく判るようにバッ
ファメモリの各記憶場所にアドレスを示す数値が付され
ている。
量は６ｘ （３＋１ ）＋５ （１＋２−４−３−１−
４−１−５＋６）＝１２９ であり、全加算器１３は
１２９を０ 、１３０を１の如く出力する。また、ＲＭ
Ａｉ及びＷＭＡｉによって指定される読出し位置及び書
込み位置を第３図と同様にして第５図に示す。尚、この
第５図においては第６表における最初のフレームの各デ
ータの読出し位置及び書込み位置がよく判るようにバッ
ファメモリの各記憶場所にアドレスを示す数値が付され
ている。
以上詳述した如く本発明によるメモリアドレス情報信号
発生装置は、メモリのオーバーフロー。
発生装置は、メモリのオーバーフロー。
アンダーフローの発生及びジッタマージン量の検出を容
易になすことができかつインタリープ長の変更に容易に
対応することができ更にメモリの使用効率を向上させる
ことができる構成となっているのでディジタルオーディ
オ機器におけるディインタリーブ用のメモリのメモリ制
御装置【二相いて好適である。
易になすことができかつインタリープ長の変更に容易に
対応することができ更にメモリの使用効率を向上させる
ことができる構成となっているのでディジタルオーディ
オ機器におけるディインタリーブ用のメモリのメモリ制
御装置【二相いて好適である。
第１表
第２表
【図面の簡単な説明】
第１図は、従来のメモリアドレス情報信号発生装置を示
すブロック図、第２図は、本発明の一実施例を示すブロ
ック図、第３図は、ＮＤ＝４．ｄ＝３、Ｍ＝２ の場
合に第２図の装置の出力をアドレス入力とするバッファ
メモリのメモリマツプに示す図、第４図は、第２図の装
置におけるｗｐカウンタ８の計数値とジッタマージンと
の関係を示す図、第５図は、ＮＤ＝６ 、ｄ＝５ 、Ｍ
＝３の場合に第２図の装置の出力をアドレス入力とする
バッファメモリのメモリマツプを示す図である。 主要部分の符号の説明 ８・・・ｗｐカウンタ ９，１３・・・全加算器１
０・・・ＷＯＡ発生器 １１ ・・・・・・信
号選択回路１２− ＲＯＡ発生器 １４ ・・
・・・・ＨＡカウンタ出願人 パイオニア株式会社 代理人 弁理士 藤村元 彦 竿、１図 秦３（２１ ｒ −−−−−−−−−−−−−−−−−−−１■ 曙 Ｌ４ ［２１ 胤５ 非 ５６ ■
すブロック図、第２図は、本発明の一実施例を示すブロ
ック図、第３図は、ＮＤ＝４．ｄ＝３、Ｍ＝２ の場
合に第２図の装置の出力をアドレス入力とするバッファ
メモリのメモリマツプに示す図、第４図は、第２図の装
置におけるｗｐカウンタ８の計数値とジッタマージンと
の関係を示す図、第５図は、ＮＤ＝６ 、ｄ＝５ 、Ｍ
＝３の場合に第２図の装置の出力をアドレス入力とする
バッファメモリのメモリマツプを示す図である。 主要部分の符号の説明 ８・・・ｗｐカウンタ ９，１３・・・全加算器１
０・・・ＷＯＡ発生器 １１ ・・・・・・信
号選択回路１２− ＲＯＡ発生器 １４ ・・
・・・・ＨＡカウンタ出願人 パイオニア株式会社 代理人 弁理士 藤村元 彦 竿、１図 秦３（２１ ｒ −−−−−−−−−−−−−−−−−−−１■ 曙 Ｌ４ ［２１ 胤５ 非 ５６ ■
Claims (1)
- 互いに独立して規則的に変化する読出しアドレス及び書
込みアドレスの各々に応じたアドレス情報信号を発生し
てメモリに供給するメモリアドレス情報信号発生装置で
あって、前記メモリにデータが書込まれるごとに第１Ｐ
ｆｒ定規則に従って変化する数値に応じた信号を発生す
る第１数値情報信号発生回路と、前記メモリからデータ
が読出されるごとに第２所定規則に従って変化する数値
に応じた信号を発生する第２数値情報信号発生回路と、
前記メモリからデータが第１所定数個読出されるごとに
第２所定数ずつ変化する数値に応じた信号を発生する第
３数値情報信号発生回路と、前記メモリからデータが第
１所定数個読出されるか又は前記メモリにデータが第１
所定数個書込まれるごとに第３所定数ずつ変化する数値
に応じた信号を発生する第４数値情報信号発生回路とを
含み、前記第１．第３及び第４数値情報信号発生回路の
各出力が表わす数値の加算結果に応じた信号を書込みア
ドレス情報として出力し前記第２及び第４数値情報信号
発生回路の各出力が表わす数値の加算結果に応じた信号
を読出しアドレス情報信号として出力することを特徴と
するメモリアドレス情報信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP735082A JPS58125210A (ja) | 1982-01-20 | 1982-01-20 | メモリアドレス情報信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP735082A JPS58125210A (ja) | 1982-01-20 | 1982-01-20 | メモリアドレス情報信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125210A true JPS58125210A (ja) | 1983-07-26 |
Family
ID=11663498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP735082A Pending JPS58125210A (ja) | 1982-01-20 | 1982-01-20 | メモリアドレス情報信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113014170A (zh) * | 2021-04-21 | 2021-06-22 | 昆明理工大学 | 一种基于鲸鱼优化算法的永磁同步电机最小损耗控制方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
| JPS5658113A (en) * | 1979-10-13 | 1981-05-21 | Toshiba Corp | Data delaying device |
-
1982
- 1982-01-20 JP JP735082A patent/JPS58125210A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
| JPS5658113A (en) * | 1979-10-13 | 1981-05-21 | Toshiba Corp | Data delaying device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113014170A (zh) * | 2021-04-21 | 2021-06-22 | 昆明理工大学 | 一种基于鲸鱼优化算法的永磁同步电机最小损耗控制方法 |
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