JPS5816536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5816536A JPS5816536A JP56114440A JP11444081A JPS5816536A JP S5816536 A JPS5816536 A JP S5816536A JP 56114440 A JP56114440 A JP 56114440A JP 11444081 A JP11444081 A JP 11444081A JP S5816536 A JPS5816536 A JP S5816536A
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- JP
- Japan
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- film
- layer
- semiconductor device
- bpsg
- hillocks
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特にポリシリコ
ン等の配線層を有する素子表面にＣＶＤ法によりＢＰＳ
Ｇ膜を始めとする保護膜が形成されているＭＯ８型半導
体装置の製造方法に関する。
ン等の配線層を有する素子表面にＣＶＤ法によりＢＰＳ
Ｇ膜を始めとする保護膜が形成されているＭＯ８型半導
体装置の製造方法に関する。
一般に集積回路等の半導体装置の製造においては、熱酸
化法に代えて製造条件に余裕度のめるＣＶＤ法（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
化学反応を用いた気相成長法）により各種酸化膜を形
成することが多用されはじめている。ところでＣＶＤ法
により酸化膜を形成する場合、酸化膜中にヒロックと称
する突起物が成長することがある。
化法に代えて製造条件に余裕度のめるＣＶＤ法（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
化学反応を用いた気相成長法）により各種酸化膜を形
成することが多用されはじめている。ところでＣＶＤ法
により酸化膜を形成する場合、酸化膜中にヒロックと称
する突起物が成長することがある。
特に半導体基板上にゲートとなるポリシリコン（以下Ｐ
−８ｉと称す）層を有するＭＯ８型半導体装置では、素
子表面を滑らかな形状とするためのメルト用のＢＰＳＧ
膜（ボロンと燐を含むＳｉＯｚｍ）を比較的厚く成長さ
せる必要があってヒロックが発生し易い。そのため塗布
したレジストがヒロックのところで薄くなった９、マス
クの損傷によりマスク欠陥が発生して不必要な開孔が生
じ、しかもヒロックとＢＰＳＧ膜との界面はエツチング
液が浸透し易いのでその開孔は５ＰＳＧ膜の下層の深い
所まで及ぶ。
−８ｉと称す）層を有するＭＯ８型半導体装置では、素
子表面を滑らかな形状とするためのメルト用のＢＰＳＧ
膜（ボロンと燐を含むＳｉＯｚｍ）を比較的厚く成長さ
せる必要があってヒロックが発生し易い。そのため塗布
したレジストがヒロックのところで薄くなった９、マス
クの損傷によりマスク欠陥が発生して不必要な開孔が生
じ、しかもヒロックとＢＰＳＧ膜との界面はエツチング
液が浸透し易いのでその開孔は５ＰＳＧ膜の下層の深い
所まで及ぶ。
例えば第１図はＭＯ８型トランジスタを示したもので、
ゲートとなるｐ−ｓ；５．１上にｔＪｍされた５１０２
膜２．５ＰＳＧ膜３はＣＶＤ法により形成されており、
エツチングによって５Ｐ８Ｇｌ１％ ３の生長時に発生
したヒロックが原因となった欠陥孔４が開孔されている
。そのため基板５のドレイン（またはソースノとなる拡
散層６にコンタクトするｋｌ配線層７によって拡散層６
とＰ−８ｉ層１とが接続され素子機能が損なわれている
。なお６′はソース（またはドレイン）となる拡散層、
７′は拡散層６′にコンタクトとするＡｌ配線層、８は
Ｐ二Ｓ１層１を基板５と絶縁する５Ｉ０２膜である。
ゲートとなるｐ−ｓ；５．１上にｔＪｍされた５１０２
膜２．５ＰＳＧ膜３はＣＶＤ法により形成されており、
エツチングによって５Ｐ８Ｇｌ１％ ３の生長時に発生
したヒロックが原因となった欠陥孔４が開孔されている
。そのため基板５のドレイン（またはソースノとなる拡
散層６にコンタクトするｋｌ配線層７によって拡散層６
とＰ−８ｉ層１とが接続され素子機能が損なわれている
。なお６′はソース（またはドレイン）となる拡散層、
７′は拡散層６′にコンタクトとするＡｌ配線層、８は
Ｐ二Ｓ１層１を基板５と絶縁する５Ｉ０２膜である。
このようにＭＯ８型半導体装置ではＰ−８ｉ層による表
面段差構造を解消するためにＣＶＤ法によりＢＰＳＧ膜
を形成することが行なわれるので、ＢＰ８Ｇ膜生長時に
発生するヒロックを原因とする欠陥孔により配線ショー
トが生じ製造歩留りが低下していた。
面段差構造を解消するためにＣＶＤ法によりＢＰＳＧ膜
を形成することが行なわれるので、ＢＰ８Ｇ膜生長時に
発生するヒロックを原因とする欠陥孔により配線ショー
トが生じ製造歩留りが低下していた。
本発明はかかる従来の難点に鑑みなされたもので、その
特徴とするところはＰ−８ｉ層とＢＰＳＧ膜との間にＳ
ｉｎ、膜の代りにＢ８′Ｇ膜を形成し、該ＢＳＧ 膜の
エツチング速度が遅いことを利用してＢＰＳＧ膜にヒロ
ックが存在しても不必要な欠陥孔が下層のＰ−８ｉ層ま
で到達しないようにし、Ａｌ配線層によってＰ−８ｉ層
と、半導体領域との電気的接触が生ずるのを防止した点
にある。
特徴とするところはＰ−８ｉ層とＢＰＳＧ膜との間にＳ
ｉｎ、膜の代りにＢ８′Ｇ膜を形成し、該ＢＳＧ 膜の
エツチング速度が遅いことを利用してＢＰＳＧ膜にヒロ
ックが存在しても不必要な欠陥孔が下層のＰ−８ｉ層ま
で到達しないようにし、Ａｌ配線層によってＰ−８ｉ層
と、半導体領域との電気的接触が生ずるのを防止した点
にある。
以下本発明を図面に基づいて実施例につき詳細に説明す
る。
る。
本発明においてはＰ−８ｉ層を含む素子表面を保護する
膜として、ＣＶＤ法によりＢＳＧ膜（ポロンを含む５ｉ
ｎ２膜）を形成し、次いでＢＰＳＧ膜を形成するもので
ある。これは素子表面構造を平滑にするためのＢＰＳＧ
膜成長時にヒロックが発生してもＢＳＧ膜のエツチング
速度が遅いため、ＢＰＳＧ膜に半導体領域とのコンタク
ト用の穴を開孔する際のヒロック部分からのエツチング
液の浸透を小さくできるためである。通常ＢＰ８Ｇ膜に
コンタクト穴を開孔するに先立って乾燥Ｎ２中で約１０
００℃、１０分程度の熱処理を施すメルトを行なうが、
この熱処理後のエッチング１速度についていえば、容積
比ＨＦ：ＮＨ，Ｆ ：Ｈ２０＝６ ： ４０ ： ５４
の２５°Ｃのエツチング液に対してＢＰＳＧ膜、５ｉｎ
２膜では約１４００Ａ／分程度であるのに対しＢＳＧｊ
良（ポロン濃度約５ Ｘ １０”／ｃ＋＋！ ）では約
１ｏｏｏＸ／分とエツチング速度が遅い。
膜として、ＣＶＤ法によりＢＳＧ膜（ポロンを含む５ｉ
ｎ２膜）を形成し、次いでＢＰＳＧ膜を形成するもので
ある。これは素子表面構造を平滑にするためのＢＰＳＧ
膜成長時にヒロックが発生してもＢＳＧ膜のエツチング
速度が遅いため、ＢＰＳＧ膜に半導体領域とのコンタク
ト用の穴を開孔する際のヒロック部分からのエツチング
液の浸透を小さくできるためである。通常ＢＰ８Ｇ膜に
コンタクト穴を開孔するに先立って乾燥Ｎ２中で約１０
００℃、１０分程度の熱処理を施すメルトを行なうが、
この熱処理後のエッチング１速度についていえば、容積
比ＨＦ：ＮＨ，Ｆ ：Ｈ２０＝６ ： ４０ ： ５４
の２５°Ｃのエツチング液に対してＢＰＳＧ膜、５ｉｎ
２膜では約１４００Ａ／分程度であるのに対しＢＳＧｊ
良（ポロン濃度約５ Ｘ １０”／ｃ＋＋！ ）では約
１ｏｏｏＸ／分とエツチング速度が遅い。
まずＳｉ基板９０表面にＳｉＯ２層１０を形成し、次い
でこの上にＰ−８ｉ層を成長させたのちバターニングを
行ないゲート用Ｐ−８ｉ層１１を形成する（第２図）。
でこの上にＰ−８ｉ層を成長させたのちバターニングを
行ないゲート用Ｐ−８ｉ層１１を形成する（第２図）。
次に数１０ＯＡ程度のＳｉＯ２膜１２をＰ−８ｉ層１１
の周囲に形成したのち、ＣＶＤ法によりＢ１０膜を成長
させバターニングを行なってＢ８Ｇ膜１３およびＳｉｎ
、、膜１０に第１回目のコンタクト穴１４．１４′を開
孔する（第３図）。この５１０２膜１２は以後の工程で
の熱処理によってＢＳＧＳ電膜からポロンがＰ−８ｉ層
１１へ拡散するのを防止するために設けるものである。
の周囲に形成したのち、ＣＶＤ法によりＢ１０膜を成長
させバターニングを行なってＢ８Ｇ膜１３およびＳｉｎ
、、膜１０に第１回目のコンタクト穴１４．１４′を開
孔する（第３図）。この５１０２膜１２は以後の工程で
の熱処理によってＢＳＧＳ電膜からポロンがＰ−８ｉ層
１１へ拡散するのを防止するために設けるものである。
次いでＣＶＤ法によってＢＰＳＧ膜１５を成長させたの
ち乾燥Ｎ２中で１０００°Ｃの熱処理を約１０公租度加
え、ＢＰＳＧ膜をメルトして表面を平滑にし、次いでバ
ターニングを行なってＢＰＳＧ膜１５に第２回目のコン
タクト１６．１６′を開孔する（第４図）。このときＢ
ＰＳＧ膜１５の成長に伴なってヒロックが発生し、コン
タクト穴１６．１６′の開孔に使用するエツチング液に
よってヒロックの部分から不要な欠陥孔１７が形成され
ることがあるが、ＢＳＧＳ電膜のエツチング速度が遅い
ため欠陥孔１７がＰ−８ｉ層１１に達するのを容易に防
げる。続いて基板９に不純物を拡散してドレイン１８、
ソース１８′を形成したのちＡｌを蒸着してドレイン１
８、ソース１８′にそれぞれコンタクトするＡｌ配線層
１９．１９′を形成するとＭＯ８型トランジスタができ
（第５図）、Ａｌ配線層１９によるドレイン１８とＰ−
８ｉ層１１との間の電気的接触は生じない。
ち乾燥Ｎ２中で１０００°Ｃの熱処理を約１０公租度加
え、ＢＰＳＧ膜をメルトして表面を平滑にし、次いでバ
ターニングを行なってＢＰＳＧ膜１５に第２回目のコン
タクト１６．１６′を開孔する（第４図）。このときＢ
ＰＳＧ膜１５の成長に伴なってヒロックが発生し、コン
タクト穴１６．１６′の開孔に使用するエツチング液に
よってヒロックの部分から不要な欠陥孔１７が形成され
ることがあるが、ＢＳＧＳ電膜のエツチング速度が遅い
ため欠陥孔１７がＰ−８ｉ層１１に達するのを容易に防
げる。続いて基板９に不純物を拡散してドレイン１８、
ソース１８′を形成したのちＡｌを蒸着してドレイン１
８、ソース１８′にそれぞれコンタクトするＡｌ配線層
１９．１９′を形成するとＭＯ８型トランジスタができ
（第５図）、Ａｌ配線層１９によるドレイン１８とＰ−
８ｉ層１１との間の電気的接触は生じない。
以上の説明ではＳｉ基板上にＰ−８ｉの配線層が形成さ
れたＭＯ８型半導体装置について述べたが、本発明はこ
れに限られるものではなく、Ｐ−８ｉの代りに隅温に耐
え得る配線材料であるモリブデン等の金属を用いた場合
にも適用でき、この場合にはボロ／拡散防止用の５ｉｎ
２膜１２が省略できる。
れたＭＯ８型半導体装置について述べたが、本発明はこ
れに限られるものではなく、Ｐ−８ｉの代りに隅温に耐
え得る配線材料であるモリブデン等の金属を用いた場合
にも適用でき、この場合にはボロ／拡散防止用の５ｉｎ
２膜１２が省略できる。
以上説明したように本発明によれば、Ｐ−８ｉ等の配線
層を含む素子表面にＣＶＤ法により順次ＢＳＧ膜、ＢＰ
ＳＧ膜を形成しているので、ＢＰＳＧ膜成長時にヒロッ
クが発生しても不必要な欠陥孔が深く開孔されることを
防止でき、その後のＡｌ配線により半導体領域とＰ−８
’＞等の配線層との間に電気的接続が生じることが防げ
、装置の製造歩留りが向上する。
層を含む素子表面にＣＶＤ法により順次ＢＳＧ膜、ＢＰ
ＳＧ膜を形成しているので、ＢＰＳＧ膜成長時にヒロッ
クが発生しても不必要な欠陥孔が深く開孔されることを
防止でき、その後のＡｌ配線により半導体領域とＰ−８
’＞等の配線層との間に電気的接続が生じることが防げ
、装置の製造歩留りが向上する。
第１図は従来のＭＯ８型トランジスタの断面図、第２図
〜第５図は本発明方法によるＭＯ８型トランジスタの製
造を説明するためのｙ面図である。 ９・・・・・・Ｓｉ基板 １０・・・・・ＳｉＯ２膜 １１・・・・・・Ｐ−８ｉ配線層 １３・・・・・・ＢＳＧ腺 １５・・・・・・ＢＰＳＧ、膜 （７’３１７）代理人 弁理士 則 ユ１ヱ 尉 ？
ｆ５（ほか１名） 第 ｌ 図 第 ２ 図 第 ３ 図 第４ 図 第 ６ 図 ん
〜第５図は本発明方法によるＭＯ８型トランジスタの製
造を説明するためのｙ面図である。 ９・・・・・・Ｓｉ基板 １０・・・・・ＳｉＯ２膜 １１・・・・・・Ｐ−８ｉ配線層 １３・・・・・・ＢＳＧ腺 １５・・・・・・ＢＰＳＧ、膜 （７’３１７）代理人 弁理士 則 ユ１ヱ 尉 ？
ｆ５（ほか１名） 第 ｌ 図 第 ２ 図 第 ３ 図 第４ 図 第 ６ 図 ん
Claims (1)
- Ｓｉ 基板上に８ｉ０２膜を介してポリシリコン等の配
線層を形成し、次いでこの上に保護膜を形成する半導体
装置の製造方法において、前記保護膜を、ＣＶＤ法によ
りボロンを含むＳ ｉＯ，膜、ボロンと燐とを含むＳＮ
Ｏ２膜を順次成長させて形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114440A JPS5816536A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114440A JPS5816536A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5816536A true JPS5816536A (ja) | 1983-01-31 |
Family
ID=14637782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114440A Pending JPS5816536A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376459A (ja) * | 1986-09-15 | 1988-04-06 | ワトキンズ‐ジョンソン コムパニー | 半導体装置における多層金属構造用硼珪酸ガラス膜および製造方法 |
-
1981
- 1981-07-23 JP JP56114440A patent/JPS5816536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376459A (ja) * | 1986-09-15 | 1988-04-06 | ワトキンズ‐ジョンソン コムパニー | 半導体装置における多層金属構造用硼珪酸ガラス膜および製造方法 |
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