JPS5931228B2 - Ｍｏｓ デンカイコウカハンドウタイソウチノセイゾウホウホウ - Google Patents
Ｍｏｓ デンカイコウカハンドウタイソウチノセイゾウホウホウInfo
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- JPS5931228B2 JPS5931228B2 JP15525875A JP15525875A JPS5931228B2 JP S5931228 B2 JPS5931228 B2 JP S5931228B2 JP 15525875 A JP15525875 A JP 15525875A JP 15525875 A JP15525875 A JP 15525875A JP S5931228 B2 JPS5931228 B2 JP S5931228B2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、シリコンゲート型ＭＯＳ電界効果半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
従来、一般にシリコンゲート型ＭＯＳ電界効果半導体装
置の製造は第１図に示すような方法により行なわれてい
る。
置の製造は第１図に示すような方法により行なわれてい
る。
即ち、まず半導体基体１の表面に厚い二酸化シリコン膜
２及びゲート絶縁膜となる薄い二酸化シリコン膜を成長
し、ゲート電極となる多結晶シリコン４を薄い二酸化シ
リコン膜３上に、配線領域として使用する多結晶シリコ
ン５を厚い二酸化シリコン膜２上に形成する（第１図ａ
）。次いで多結晶シリコン４、５をマスクとして薄い二
酸化シリコン膜をエッチング除去する（第１図ｂ）。こ
のエッチング工程において厚い二酸化シリコン膜２の表
面もエッチングされ、又多結晶シリコン４、５で覆われ
た二酸化シリコン膜の側縁部にはエッチング液が多結晶
シリコン４、５の下部へまわり込む為にくびれ６、Ｔが
できる。次に、半導体基体１と逆型の極性を示す不純物
を半導体基体の露出した表面より拡散しソース、ドレイ
ン拡散層８、９を形成する。次いで、拡散層８、９並び
に多結晶シリコン４、５の表面にそれぞれ二酸化シリコ
ン膜１２、１３、１０、１１を形成する（第１図ｃ）。
この際、多結晶シリコン４、５の側縁部の下の二酸化シ
リコン膜には前記のくびれ６、Ｔができている為に、新
たに成長した前記二酸化シリコン膜１２、１３、１０、
１１にも多結晶シリコン４、５の側縁部の下部に第１図
ｃに示すくびれ１４、１５が生ずる。ゲート電極として
使用する多結晶シリコン層４の側縁下部の前記くびれ１
４はＭＯＳ電界効果トランジスタとして使用した場合、
ゲート電極４とソース、ドレイン拡散層８、９の間の破
壊耐圧を著しく低下させる原因となる。又、配線領域と
して使用する多結晶シリコン５の側縁下部のくびれ１５
は、多結晶シリコン５の上部を横ぎつて金属配線層を形
成する場合、金属配線層がくびれ部１５で断線しやすい
為、装置の良品率を著しく低下させる原因となる。）
本発明は、従来のシリコンゲート型ＭＯＳ電界効果半導
体装置の製造方法で多結晶シリコンの側縁下部に生じた
二酸化シリコン膜のくびれを全く無くし、ゲートとソー
ス、ドレイン間の破壊耐圧を改善するとともに多結晶シ
リコンを横切る金属フ 配線層の断線を防止しうるシリ
コンゲート型ＭＯＳ電界効果半導体装置の製造方法を提
供するものである。
２及びゲート絶縁膜となる薄い二酸化シリコン膜を成長
し、ゲート電極となる多結晶シリコン４を薄い二酸化シ
リコン膜３上に、配線領域として使用する多結晶シリコ
ン５を厚い二酸化シリコン膜２上に形成する（第１図ａ
）。次いで多結晶シリコン４、５をマスクとして薄い二
酸化シリコン膜をエッチング除去する（第１図ｂ）。こ
のエッチング工程において厚い二酸化シリコン膜２の表
面もエッチングされ、又多結晶シリコン４、５で覆われ
た二酸化シリコン膜の側縁部にはエッチング液が多結晶
シリコン４、５の下部へまわり込む為にくびれ６、Ｔが
できる。次に、半導体基体１と逆型の極性を示す不純物
を半導体基体の露出した表面より拡散しソース、ドレイ
ン拡散層８、９を形成する。次いで、拡散層８、９並び
に多結晶シリコン４、５の表面にそれぞれ二酸化シリコ
ン膜１２、１３、１０、１１を形成する（第１図ｃ）。
この際、多結晶シリコン４、５の側縁部の下の二酸化シ
リコン膜には前記のくびれ６、Ｔができている為に、新
たに成長した前記二酸化シリコン膜１２、１３、１０、
１１にも多結晶シリコン４、５の側縁部の下部に第１図
ｃに示すくびれ１４、１５が生ずる。ゲート電極として
使用する多結晶シリコン層４の側縁下部の前記くびれ１
４はＭＯＳ電界効果トランジスタとして使用した場合、
ゲート電極４とソース、ドレイン拡散層８、９の間の破
壊耐圧を著しく低下させる原因となる。又、配線領域と
して使用する多結晶シリコン５の側縁下部のくびれ１５
は、多結晶シリコン５の上部を横ぎつて金属配線層を形
成する場合、金属配線層がくびれ部１５で断線しやすい
為、装置の良品率を著しく低下させる原因となる。）
本発明は、従来のシリコンゲート型ＭＯＳ電界効果半導
体装置の製造方法で多結晶シリコンの側縁下部に生じた
二酸化シリコン膜のくびれを全く無くし、ゲートとソー
ス、ドレイン間の破壊耐圧を改善するとともに多結晶シ
リコンを横切る金属フ 配線層の断線を防止しうるシリ
コンゲート型ＭＯＳ電界効果半導体装置の製造方法を提
供するものである。
以下、実施例に基づき第２図を参照して本発明を詳細に
説明する。
説明する。
まず、Ｎ型シリコン基体２１の表面に約１．０μの厚い
二酸化シリコン膜２２及びゲート絶縁膜として用いる約
１０００人の薄い二酸化シリコン膜２３を形成し、ゲー
ト電極として使用する約０．８μの多結晶シリコン２４
を薄い二酸化シリコン膜２３の上に、又配線として使用
する約０．８μの多結晶シリコン２５を厚い二酸化シリ
コン膜２２の上に形成する（第２図ａ）。
二酸化シリコン膜２２及びゲート絶縁膜として用いる約
１０００人の薄い二酸化シリコン膜２３を形成し、ゲー
ト電極として使用する約０．８μの多結晶シリコン２４
を薄い二酸化シリコン膜２３の上に、又配線として使用
する約０．８μの多結晶シリコン２５を厚い二酸化シリ
コン膜２２の上に形成する（第２図ａ）。
次いで、高温のリン雰囲気中で処理することにより、多
結晶シリコン２４，２５にリンを拡散し、高濃度のリン
を含んだ多結晶シリコン層２７，２８を形成する。同時
に二酸化シリコン膜２２，２３及び多結晶シリコン２４
，２５の表面にはリンガラス層２６が形成される（第２
図ｂ）。リン拡散条件としては例えば９００℃のリン雰
囲気で数分間熱処理することにより高濃度のリンを含ん
だ多結晶シリコン層２７，２８の厚さを０．３μに、リ
ンガラス層の厚さを約５００λに制御することが可能で
ある。次に、リンガラス層２６をエツチング除去する。
この結果、多結晶シリコン２４に覆われていない薄い二
酸化シリコン膜２３は約５００塊こなる（第２図ｃ）。
次に、二酸化シリコン膜表面を約５００λエツ ｊチン
グ除去し、多結晶シリコン２４に覆われていない薄い二
酸化シリコン膜２３を除去し、シリコン基体の露出した
開孔部２９，３０を決成する（第２図ｄ）。
結晶シリコン２４，２５にリンを拡散し、高濃度のリン
を含んだ多結晶シリコン層２７，２８を形成する。同時
に二酸化シリコン膜２２，２３及び多結晶シリコン２４
，２５の表面にはリンガラス層２６が形成される（第２
図ｂ）。リン拡散条件としては例えば９００℃のリン雰
囲気で数分間熱処理することにより高濃度のリンを含ん
だ多結晶シリコン層２７，２８の厚さを０．３μに、リ
ンガラス層の厚さを約５００λに制御することが可能で
ある。次に、リンガラス層２６をエツチング除去する。
この結果、多結晶シリコン２４に覆われていない薄い二
酸化シリコン膜２３は約５００塊こなる（第２図ｃ）。
次に、二酸化シリコン膜表面を約５００λエツ ｊチン
グ除去し、多結晶シリコン２４に覆われていない薄い二
酸化シリコン膜２３を除去し、シリコン基体の露出した
開孔部２９，３０を決成する（第２図ｄ）。
このエツチング工程において厚い二酸化シリコン膜２２
も約５００λエツチングさ Ｊれる。又、このエツチン
グ工程において、多結晶シリコンの側縁部の下部の二酸
化シリコン膜も横方向のエツチングを受けくびれ３１，
３２を生ずる。
も約５００λエツチングさ Ｊれる。又、このエツチン
グ工程において、多結晶シリコンの側縁部の下部の二酸
化シリコン膜も横方向のエツチングを受けくびれ３１，
３２を生ずる。
このくびれは約３００人程度である。次に、高濃３度の
リンを含んだ多結晶シリコン層２７，２８をエツチング
除去する（第２図ｅ）。このエツチング工程においてシ
リコン基体の開孔部２９，３０及び高濃度のリンを含ま
ない多結晶シリコン２４，２５もエツチング雰囲気にさ
らされるが、一般に ４．高濃度のリンを含む多結晶シ
リコンは高濃度のリンを含まないシリコンに対し、エツ
チング速度が数倍から数十倍速いので、適当な条件のも
とでは、高濃度のリンを含む多結晶シリコン層２７，２
８ノ約０．３μをエツチングする際に、シリコン基体の
開孔部２９，３０及び高濃度のリンを含まない多結晶シ
リコン２４，２５がエツチング除去される厚さは数百Å
以下にすることが容易である。
リンを含んだ多結晶シリコン層２７，２８をエツチング
除去する（第２図ｅ）。このエツチング工程においてシ
リコン基体の開孔部２９，３０及び高濃度のリンを含ま
ない多結晶シリコン２４，２５もエツチング雰囲気にさ
らされるが、一般に ４．高濃度のリンを含む多結晶シ
リコンは高濃度のリンを含まないシリコンに対し、エツ
チング速度が数倍から数十倍速いので、適当な条件のも
とでは、高濃度のリンを含む多結晶シリコン層２７，２
８ノ約０．３μをエツチングする際に、シリコン基体の
開孔部２９，３０及び高濃度のリンを含まない多結晶シ
リコン２４，２５がエツチング除去される厚さは数百Å
以下にすることが容易である。
このエツチング工程で多結晶シリコン層の側縁部の下の
二酸化シリコンの前記くびれ３１，３２の上に突き出し
ていた高濃度リンを含だ多結晶シリコン層２７，２８が
エツチング除去される為に、多結晶シリコン２４，２５
の下部の二酸化シリコン膜のくびれが解消される。次に
、シリコン基体の開孔部２９，３０よりシリコン基体２
１の内部へＰ型不純物を拡散してＰ型拡散層３３，３４
を形成し、続いて高温酸化性雰囲気中で処理する事によ
り開孔部２９，３０を二酸化シリコン膜３５，３６で覆
い、かつ多結晶シリコン２４，２５を同時に二酸化シリ
コン膜３７，３８で覆う（第２図ｆ）。
二酸化シリコンの前記くびれ３１，３２の上に突き出し
ていた高濃度リンを含だ多結晶シリコン層２７，２８が
エツチング除去される為に、多結晶シリコン２４，２５
の下部の二酸化シリコン膜のくびれが解消される。次に
、シリコン基体の開孔部２９，３０よりシリコン基体２
１の内部へＰ型不純物を拡散してＰ型拡散層３３，３４
を形成し、続いて高温酸化性雰囲気中で処理する事によ
り開孔部２９，３０を二酸化シリコン膜３５，３６で覆
い、かつ多結晶シリコン２４，２５を同時に二酸化シリ
コン膜３７，３８で覆う（第２図ｆ）。
この工程において、二酸化シリコン膜３５，３６と二酸
化シリコン膜３７及び二酸化シリコン膜２２と二酸化シ
リコン膜３８を滑らかに接続し、多結晶シリコン２４，
２５の側縁部の二酸化シリコン膜がくびれた形状になる
事は全くないので、多結晶シリコンゲート電極２４とソ
ース・ドレイン拡散層３３，３４の間の破壊耐圧は著し
く向上し、又、配線用多結晶シリコン２５の上部を横断
してアルミ等の金属配線層を設置する場合に多結晶シリ
コンの側縁部を被覆する二酸化シリコン膜３２′で断線
不良を起すことが非常に少ない。上記の実施例ではＰチ
ヤネル型シリコンゲートＭＯＳ電界効果半導体装置につ
いて述べたが、本発明の製造方法はＮチヤネル型の場合
についても適用できる。
化シリコン膜３７及び二酸化シリコン膜２２と二酸化シ
リコン膜３８を滑らかに接続し、多結晶シリコン２４，
２５の側縁部の二酸化シリコン膜がくびれた形状になる
事は全くないので、多結晶シリコンゲート電極２４とソ
ース・ドレイン拡散層３３，３４の間の破壊耐圧は著し
く向上し、又、配線用多結晶シリコン２５の上部を横断
してアルミ等の金属配線層を設置する場合に多結晶シリ
コンの側縁部を被覆する二酸化シリコン膜３２′で断線
不良を起すことが非常に少ない。上記の実施例ではＰチ
ヤネル型シリコンゲートＭＯＳ電界効果半導体装置につ
いて述べたが、本発明の製造方法はＮチヤネル型の場合
についても適用できる。
その場合は半導体基体２１をＰ型半導体にし、ソース・
ドレイン拡散層３３，３４をＮ型拡散層にすればよい。
又、上記実施例でリンガラス層２６のエツチング除去と
薄い二酸化シリコン膜２３のエツチング除去とを同一工
程で行う事も可能である。以上述べた様に、本発明の製
造方法によれば、多結晶シリコンの側縁部の下部に二酸
化シリコン層のくびれの全くないシリコンゲート型ＭＯ
Ｓ電界効果半導体装置を得る事ができ、従つて本発明に
よれば、ゲート対ソース・ドレイン拡散層間の破壊耐圧
が著しく改善され、かつ、金属配線層の断線不良の非常
に少ない特長を有するシリコンゲート型ＭＯＳ電界効果
半導体装置を得ることができる。
ドレイン拡散層３３，３４をＮ型拡散層にすればよい。
又、上記実施例でリンガラス層２６のエツチング除去と
薄い二酸化シリコン膜２３のエツチング除去とを同一工
程で行う事も可能である。以上述べた様に、本発明の製
造方法によれば、多結晶シリコンの側縁部の下部に二酸
化シリコン層のくびれの全くないシリコンゲート型ＭＯ
Ｓ電界効果半導体装置を得る事ができ、従つて本発明に
よれば、ゲート対ソース・ドレイン拡散層間の破壊耐圧
が著しく改善され、かつ、金属配線層の断線不良の非常
に少ない特長を有するシリコンゲート型ＭＯＳ電界効果
半導体装置を得ることができる。
第１図は従来の製造方法を説明するための工程順の断面
図、第２図は本発明の製造方法を説明するための工程順
の断面図である。 １・・・・・・半導体基体、２・−・・・・厚い二酸化
シリコン膜、３・・・・・・ゲート絶縁膜となる薄い二
酸化シリコン膜、４・・・・・・ゲート電極用多結晶シ
リコン、５・・・・・・配線用多結晶シリコン、６・−
・・・・ゲート電極用多結晶シリコン側縁下部のくびれ
、７・・・・・・配線用多結晶シリコン側縁下部のくび
れ、８，９・・・・・・ソース・ドレインの拡散層、１
０・・・・・・ゲート電極用多結晶シリコンを覆う二酸
化シリコン膜、１１・・・・・・配線用多結晶シリコン
を覆う二酸化シリコン膜、１２，１３・・・・・・ソー
ス・ドレイン拡散層を覆う二酸化シリコン膜、１４・・
・・・・ゲート電極用多結晶シリコン側縁下部の二酸化
シリコン膜のくびれ、１５・・・・・・配線用多結晶シ
リコン側縁下部の二酸化シリコン膜のくびれ、２１・・
・・・・半導体基体、２２・・・・・・厚い二酸化シリ
コン膜、２３・・・・・・ゲート絶縁膜となる薄い二酸
化シリコン膜、２４・・・・・・ゲート電極用多結晶シ
リコン、２５・・・・−・配線用多結晶シリコン、２６
・・・・・・リンガラス層、２７・・・・・・ゲート電
極用多結晶シリコンの表面に形成された高濃度のリンを
含有する多結晶シリコン層、２８・・・・・・配線用多
結晶シリコンの表面に形成された高濃度のリンを含有す
る多結晶シリコン層、２９，３０・・・・・・半導体基
体の露出した開孔部、３１・・・・・・ゲート電極用多
結晶シリコンの側縁下部のくびれ、３２・・・・・・配
線用多結晶シリコンの側縁下部のくびれ、３２′・・・
・・・配線用多結晶シリコンの側縁部を被覆する二酸化
シリコン膜、３３，３４・・・・・・ソース・ドレイン
拡散層、３５，３６・・・・・・ソース・ドレイン拡散
層表面に形成された二酸化シリコン膜、３７・・・・・
・ゲート電極用多結晶シリコン表面を覆う二酸化シリコ
ン膜、３８・・・・・・配線用多結晶シリコン表面を覆
う二酸化シリコン膜。
図、第２図は本発明の製造方法を説明するための工程順
の断面図である。 １・・・・・・半導体基体、２・−・・・・厚い二酸化
シリコン膜、３・・・・・・ゲート絶縁膜となる薄い二
酸化シリコン膜、４・・・・・・ゲート電極用多結晶シ
リコン、５・・・・・・配線用多結晶シリコン、６・−
・・・・ゲート電極用多結晶シリコン側縁下部のくびれ
、７・・・・・・配線用多結晶シリコン側縁下部のくび
れ、８，９・・・・・・ソース・ドレインの拡散層、１
０・・・・・・ゲート電極用多結晶シリコンを覆う二酸
化シリコン膜、１１・・・・・・配線用多結晶シリコン
を覆う二酸化シリコン膜、１２，１３・・・・・・ソー
ス・ドレイン拡散層を覆う二酸化シリコン膜、１４・・
・・・・ゲート電極用多結晶シリコン側縁下部の二酸化
シリコン膜のくびれ、１５・・・・・・配線用多結晶シ
リコン側縁下部の二酸化シリコン膜のくびれ、２１・・
・・・・半導体基体、２２・・・・・・厚い二酸化シリ
コン膜、２３・・・・・・ゲート絶縁膜となる薄い二酸
化シリコン膜、２４・・・・・・ゲート電極用多結晶シ
リコン、２５・・・・−・配線用多結晶シリコン、２６
・・・・・・リンガラス層、２７・・・・・・ゲート電
極用多結晶シリコンの表面に形成された高濃度のリンを
含有する多結晶シリコン層、２８・・・・・・配線用多
結晶シリコンの表面に形成された高濃度のリンを含有す
る多結晶シリコン層、２９，３０・・・・・・半導体基
体の露出した開孔部、３１・・・・・・ゲート電極用多
結晶シリコンの側縁下部のくびれ、３２・・・・・・配
線用多結晶シリコンの側縁下部のくびれ、３２′・・・
・・・配線用多結晶シリコンの側縁部を被覆する二酸化
シリコン膜、３３，３４・・・・・・ソース・ドレイン
拡散層、３５，３６・・・・・・ソース・ドレイン拡散
層表面に形成された二酸化シリコン膜、３７・・・・・
・ゲート電極用多結晶シリコン表面を覆う二酸化シリコ
ン膜、３８・・・・・・配線用多結晶シリコン表面を覆
う二酸化シリコン膜。
Claims (1)
- １ 半導体基体表面に設けられた二酸化シリコン膜上に
選択的に多結晶シリコンを形成する工程と、前記多結晶
シリコンの表面にリンを高濃度に含有する領域を形成す
る工程と、前記多結晶シリコンをマスクにして前記二酸
化シリコン膜を選択的にエッチング除去することにより
前記半導体基体表面の一部分を露出する工程と、前記多
結晶シリコン表面のリンを高濃度に含有する領域をエッ
チング除去する工程と、前記半導体基体の露出した表面
より内部へ不純物を導入する工程を含むことを特徴とす
るＭＯＳ電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15525875A JPS5931228B2 (ja) | 1975-12-25 | 1975-12-25 | Ｍｏｓ デンカイコウカハンドウタイソウチノセイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15525875A JPS5931228B2 (ja) | 1975-12-25 | 1975-12-25 | Ｍｏｓ デンカイコウカハンドウタイソウチノセイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5278380A JPS5278380A (en) | 1977-07-01 |
| JPS5931228B2 true JPS5931228B2 (ja) | 1984-07-31 |
Family
ID=15601972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15525875A Expired JPS5931228B2 (ja) | 1975-12-25 | 1975-12-25 | Ｍｏｓ デンカイコウカハンドウタイソウチノセイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931228B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946108B2 (ja) * | 1976-05-20 | 1984-11-10 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
1975
- 1975-12-25 JP JP15525875A patent/JPS5931228B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5278380A (en) | 1977-07-01 |
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