JPS58165376A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58165376A JPS58165376A JP57032236A JP3223682A JPS58165376A JP S58165376 A JPS58165376 A JP S58165376A JP 57032236 A JP57032236 A JP 57032236A JP 3223682 A JP3223682 A JP 3223682A JP S58165376 A JPS58165376 A JP S58165376A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り発＠Ｏ技術分野 ゛
本実−は半導体記憶装置に係シ、特にスタティック蓋半
導体記憶装置の構造に関する。
導体記憶装置の構造に関する。
（匍 技術の背景
遊離、半導体配憶装置の集積實の向上に伴ないメモリセ
ルＯ電荷蓄積量が益々少なくなって来ておシ、α曽によ
るソフトエラーに対する対策は、ダイナζツク１１１６
みならずスタティック型半導体記憶装置にも必要となり
て来ている。また、スタティックａｉｖ＊導体記憶装置
の集積度の向上に対する要求は依然として高い。
ルＯ電荷蓄積量が益々少なくなって来ておシ、α曽によ
るソフトエラーに対する対策は、ダイナζツク１１１６
みならずスタティック型半導体記憶装置にも必要となり
て来ている。また、スタティックａｉｖ＊導体記憶装置
の集積度の向上に対する要求は依然として高い。
（８） 従来技術と岡題点
従来、スタティック灘半導体配憶装置において轄、α−
によるソフトエラーに対する対策は皆無でありえ、ｔた
、集積［Ｋ関しては、同−導電層で形成される同−オー
の配線数が少ない程、配線の形成が容易になって装造歩
留が向上し、ひいては集積賀が向上するが、従来のスタ
ティック型半導体記憶装置においては、１つのメモリセ
ルについて行方向にビット線対と接地線の合計３本の配
線が走行していたことＫよシ、配線形成の容易さ、歩留
、あるいは集積度に制限が加えられていた。
によるソフトエラーに対する対策は皆無でありえ、ｔた
、集積［Ｋ関しては、同−導電層で形成される同−オー
の配線数が少ない程、配線の形成が容易になって装造歩
留が向上し、ひいては集積賀が向上するが、従来のスタ
ティック型半導体記憶装置においては、１つのメモリセ
ルについて行方向にビット線対と接地線の合計３本の配
線が走行していたことＫよシ、配線形成の容易さ、歩留
、あるいは集積度に制限が加えられていた。
（４）発明の目的
本発明の目的は、上述の従来形における問題点にかんが
み、メモリセルのフリップフロップｔ−Ｓ成スるＭＯＢ
）ランジスタのゲート電極用配線を榎うように接地線を
配置するという構想に基づき、スタティック型半導体記
憶装置において、メモリセルの蓄積電荷量を増大させて
α線によるソフトエラーを防止することにある。
み、メモリセルのフリップフロップｔ−Ｓ成スるＭＯＢ
）ランジスタのゲート電極用配線を榎うように接地線を
配置するという構想に基づき、スタティック型半導体記
憶装置において、メモリセルの蓄積電荷量を増大させて
α線によるソフトエラーを防止することにある。
本発明の他の目的は、接地線とビット線対とを別々の導
電層で構成するｌｉことにより、スタテイ・・・・ｉ″ り型半導体記憶装置にシいて、ビット線対の形成、）１
１１１１） を容易にして製造歩二、：：；上させ、ひいては集積度
の向上を図ること 。
電層で構成するｌｉことにより、スタテイ・・・・ｉ″ り型半導体記憶装置にシいて、ビット線対の形成、）１
１１１１） を容易にして製造歩二、：：；上させ、ひいては集積度
の向上を図ること 。
（６） 発明の要旨
上記の目的を達成する丸めに、本発明により、半導体基
板上に絶縁層を介して形成されたワード線、ビット線対
、電源線、接地線、該ワード線と該ビット一対との各交
差部に配設され九ＭＯＢ）ツンジスタからなるスタティ
ック型メモリセル、および＃ＭＯＩｌ）ツンジスタのゲ
ート電極用配線Ｏ令々と骸電源−との間に接続された負
荷抵抗を具倫する牛導体記憶装置において、該接地線は
、該ゲート電極用配−及び骸ゲート電極用配線に接続さ
れる＃ＭＯ１ｇ）ランジスタの拡散領域の一部を嶺うよ
うに、該ゲート電極用配線上に第１の絶縁層を介して第
１の導電層よ多形成され、該ビット一対が該第１）導電
層上に第２の絶縁層を介して第２の導電層よ妙形成され
たことを％徴とする半導体記憶＊ｉｉｉ＋＊供される。
板上に絶縁層を介して形成されたワード線、ビット線対
、電源線、接地線、該ワード線と該ビット一対との各交
差部に配設され九ＭＯＢ）ツンジスタからなるスタティ
ック型メモリセル、および＃ＭＯＩｌ）ツンジスタのゲ
ート電極用配線Ｏ令々と骸電源−との間に接続された負
荷抵抗を具倫する牛導体記憶装置において、該接地線は
、該ゲート電極用配−及び骸ゲート電極用配線に接続さ
れる＃ＭＯ１ｇ）ランジスタの拡散領域の一部を嶺うよ
うに、該ゲート電極用配線上に第１の絶縁層を介して第
１の導電層よ多形成され、該ビット一対が該第１）導電
層上に第２の絶縁層を介して第２の導電層よ妙形成され
たことを％徴とする半導体記憶＊ｉｉｉ＋＊供される。
該接地線下の該第１の絶縁層の膜厚は該ビット線下の第
２の一一層Ｏ膜厚よシ小であることが好ましい。
、：、、・。
２の一一層Ｏ膜厚よシ小であることが好ましい。
、：、、・。
幡） 発明の一門例
以下、本実ｖ４の実施例を図面に基づいて従来例と対比
しなから説−する。
しなから説−する。
第１図は本発明の対象となるスタティック型ランダムア
クセスメモリの１メモリセルな示す岬価回路図である。
クセスメモリの１メモリセルな示す岬価回路図である。
第１図において、メモリ選択用Ｍ０８）ランジスタＱｌ
、Ｑｘのゲートにワード線ＷＬが共通接続されており
、これらのトランジスタのドレイン（又はソース）には
ビット線ＢＬ、″ＢＬがそれぞれ接続されている。交差
結合されてフリップフロップを構成するＭＯＢ）ランジ
スタＱｓ。
、Ｑｘのゲートにワード線ＷＬが共通接続されており
、これらのトランジスタのドレイン（又はソース）には
ビット線ＢＬ、″ＢＬがそれぞれ接続されている。交差
結合されてフリップフロップを構成するＭＯＢ）ランジ
スタＱｓ。
Ｇ４のドレインと、トランジスタＱｓ＊Ｑｓのソース（
又はドレイン）はそれぞれ、ノードＮＬ、およＵＮｓに
おいて接続されている。ノードＮｌ、Ｎ＊祉それぞれ負
荷抵抗Ｒ１，Ｒ２を介して電源線ＶｃｅＫ接続されてい
る。トランジスタＱｓ、Ｑ４のソースは接地線ＧＮＤ
に共通接続されている。
又はドレイン）はそれぞれ、ノードＮＬ、およＵＮｓに
おいて接続されている。ノードＮｌ、Ｎ＊祉それぞれ負
荷抵抗Ｒ１，Ｒ２を介して電源線ＶｃｅＫ接続されてい
る。トランジスタＱｓ、Ｑ４のソースは接地線ＧＮＤ
に共通接続されている。
第２図は第１図に示したスタティック型メモリセルの従
来の物理的構造を示す平面図、ｗ４３図は＃Ｉ２図の履
−ｌ線断面図、第４図は第２図の■−Ｖ線断面図である
。第２図ないし第４図において、半導体基板１の表面に
ＭＯＢ）ランジスタＱ ｒ−９４のソースおよびドレイ
ン◆領域となる不純物拡散層２が形成されており（第３
図、第４図−参照）、半導体基１１１の表ｗの分離領域
３上にポリシリコンで形成されえワードＩＩＷＬおよび
電源線Ｗｅｅが行方向に平行Ｋ１１２行しでいる。交差
結合されるＭ０８トランジスタＱｓおよびＧ４ のゲー
ト１１用配！ＩＱｍおよびＧ４が、ワード線ＷＬおよび
電源線Ｗｅ・と同一のポリシリコンによる導電層で、半
導体基板上に絶縁層４を介して、ＷＬとｖｅｅの間にこ
れらに平行に形成されている（第２図、第４図参照）。
来の物理的構造を示す平面図、ｗ４３図は＃Ｉ２図の履
−ｌ線断面図、第４図は第２図の■−Ｖ線断面図である
。第２図ないし第４図において、半導体基板１の表面に
ＭＯＢ）ランジスタＱ ｒ−９４のソースおよびドレイ
ン◆領域となる不純物拡散層２が形成されており（第３
図、第４図−参照）、半導体基１１１の表ｗの分離領域
３上にポリシリコンで形成されえワードＩＩＷＬおよび
電源線Ｗｅｅが行方向に平行Ｋ１１２行しでいる。交差
結合されるＭ０８トランジスタＱｓおよびＧ４ のゲー
ト１１用配！ＩＱｍおよびＧ４が、ワード線ＷＬおよび
電源線Ｗｅ・と同一のポリシリコンによる導電層で、半
導体基板上に絶縁層４を介して、ＷＬとｖｅｅの間にこ
れらに平行に形成されている（第２図、第４図参照）。
負荷抵抗１１．Ｒ２が、不純物イオンのドープ量を少な
くシエポリシリコンで、拡散層２の一部および！源線Ｖ
＠ｅの一部の上に、絶縁層４を介して形成されている。
くシエポリシリコンで、拡散層２の一部および！源線Ｖ
＠ｅの一部の上に、絶縁層４を介して形成されている。
ゲート用電極Ｇ４ と負荷抵抗ＲＩ Ｏ一端とトラン
ジスタＱ３ のドレイン領域に連絡している拡散層２と
がコンタクト用窓Ｎ１ で接触している。ゲート電極用
配置１Ｇｇ と負荷抵抗−の一端とトランジスタＱ４
のドレイン領域に連絡している拡散層２とが′コンタク
ト用窓Ｎｍで接触している。負荷抵抗ｉ’ｔｔ、Ｒｇの
他端は電１１＊Ｖｅ・にコンタクト用’ｔｌｌＮｓ で
接触している。
ジスタＱ３ のドレイン領域に連絡している拡散層２と
がコンタクト用窓Ｎ１ で接触している。ゲート電極用
配置１Ｇｇ と負荷抵抗−の一端とトランジスタＱ４
のドレイン領域に連絡している拡散層２とが′コンタク
ト用窓Ｎｍで接触している。負荷抵抗ｉ’ｔｔ、Ｒｇの
他端は電１１＊Ｖｅ・にコンタクト用’ｔｌｌＮｓ で
接触している。
ＷＬ、Ｇｓ 、Ｇ４ 、Ｒ１、Ｒｚ 、Ｖｃｅｆ）上に
絶縁ＭｌＪｔ介してに’ ｙ ） ＩＩＩ ＢＬ 、
ＢＬ ト接ｊｌｔｌｌｌｉ ＧＮＤ ｍＥ、ＷＬ、Ｇ
ｓ。
絶縁ＭｌＪｔ介してに’ ｙ ） ＩＩＩ ＢＬ 、
ＢＬ ト接ｊｌｔｌｌｌｉ ＧＮＤ ｍＥ、ＷＬ、Ｇ
ｓ。
Ｇ４．Ｙｅｓの伸長方向と直角をなす方向、すなわち列
方向に伸長している。ＢＬ、ＢＴ、ＧＮＤはアルミニウ
ム層をパターニングして形成される。ビット線ＢＬとそ
の下の拡散層とがコンタクト用窓Ｎ４で接触しており、
ＢＬとＷＬとの交差部で選択用トランジスタＱ１が形成
されており、１工とＷＬとの交差部で選択用トランジス
タＱ怠が形成されており、Ｇｓ とＧＮＤ の交差部で
トランジスタＱ３が０４とＧＮＤとの交差部でトランジ
スタＱ４が形成される。ＢＬ、ＢＴおよびＧＮＤ けシ
リケートガラス層ＰＥＧで覆われている。
方向に伸長している。ＢＬ、ＢＴ、ＧＮＤはアルミニウ
ム層をパターニングして形成される。ビット線ＢＬとそ
の下の拡散層とがコンタクト用窓Ｎ４で接触しており、
ＢＬとＷＬとの交差部で選択用トランジスタＱ１が形成
されており、１工とＷＬとの交差部で選択用トランジス
タＱ怠が形成されており、Ｇｓ とＧＮＤ の交差部で
トランジスタＱ３が０４とＧＮＤとの交差部でトランジ
スタＱ４が形成される。ＢＬ、ＢＴおよびＧＮＤ けシ
リケートガラス層ＰＥＧで覆われている。
今、第４図に示すようにα線かＭＯＳ ）ランジスタＱ
４のドレイン領域を通過したとすると、半導体基板１内
でその通路に沿−＞”Ｃ電子−正孔対が発生し、ドレイ
ン領域下の空−一部で発生した電子は、正電圧が印加さ
れているドレイン領域の拡散領域２に引き寄せられる。
４のドレイン領域を通過したとすると、半導体基板１内
でその通路に沿−＞”Ｃ電子−正孔対が発生し、ドレイ
ン領域下の空−一部で発生した電子は、正電圧が印加さ
れているドレイン領域の拡散領域２に引き寄せられる。
今、トランジスタＱ４のドレイン領域、すなわち、第１
図のノードＮｓがハイレベルにあったとすると、α線に
よる電子がドレイン領域に入り込むことにより、ノード
Ｎ嘗の正電荷量は減少する。近年の集積咲の向上に伴な
うてノードＮｍ （又はＮｌ）における電荷蓄積量は
益々少なくなりてきており、αｌ１ＩＫよる電子がドレ
イン領域に入ヤ込むことＫよシ、ノードＮｓ ｔ）ハイ
レベルは容易にローレベルに反転してし壇う、従りて、
従来のスタティック型半導体記憶装置においては、ａｌ
ｌｌＫよるソフトエラーが生じ易すいという問題ＩＩＸ
あつ九。
図のノードＮｓがハイレベルにあったとすると、α線に
よる電子がドレイン領域に入り込むことにより、ノード
Ｎ嘗の正電荷量は減少する。近年の集積咲の向上に伴な
うてノードＮｍ （又はＮｌ）における電荷蓄積量は
益々少なくなりてきており、αｌ１ＩＫよる電子がドレ
イン領域に入ヤ込むことＫよシ、ノードＮｓ ｔ）ハイ
レベルは容易にローレベルに反転してし壇う、従りて、
従来のスタティック型半導体記憶装置においては、ａｌ
ｌｌＫよるソフトエラーが生じ易すいという問題ＩＩＸ
あつ九。
壇た。第３閣な−し館４ＷＡから明らかなように、従来
Ｏ構造で紘１りＯメモリセル当シ、列方向にアル１＝ウ
ムで形成ＩＩれえ同一導電層の３本の配線、すなわち、
Ｉｌ、、 ＧＯＤ％ｎが存在する。この丸め、配−〇容
量さ、−造歩留、あるいは集積（資）Ｋｌｌｍｉｌが加
えられてい−０ 次に、第５図から第１４′ｍｌを用いて本発明の実麺例
を説−すゐ。 ′１ 第Ｓ図は第１１１に示し九スタティック型メモリ七ルの
本実＠Ｏ−集論儒による物理的構造を示す平面図、第ｓ
［ｌａ第１＠のｖ−ｗ’＠断面図、第７図は第Ｓ図の■
−Ｗ艙断面断面図る。第５図ないし第７図において、１
．意および３はそれぞれ、従来図と同様の半導体基板６
純物拡散層および分離領域である。従来同＄１１に分離
領域３上に、ポリシリコン配線層で構成されるワード＃
ＷＬおよび電源＠Ｗｅ・が行方向に走行しており、交差
結合されるＭ０８トランジスタＱｓおよびＧ４ のゲー
ト電極用配線ＧｓおよびＧ４ がワード線ＷＬとＮ−の
ポリシリ；ン配線層でＷＬとＶ＠・ の間の半導体基板
１上に、絶縁層４を介して形成されてお染、図面の簡単
化のために８５図には示されていないが、負ｉＩＩ抵抗
ＲｔおよびＲ雪 が、不純物イオンのドープ量を少なく
したポリシリコ゛ンで、拡散層２の一部の上に絶縁層４
を介して形成されている。
Ｏ構造で紘１りＯメモリセル当シ、列方向にアル１＝ウ
ムで形成ＩＩれえ同一導電層の３本の配線、すなわち、
Ｉｌ、、 ＧＯＤ％ｎが存在する。この丸め、配−〇容
量さ、−造歩留、あるいは集積（資）Ｋｌｌｍｉｌが加
えられてい−０ 次に、第５図から第１４′ｍｌを用いて本発明の実麺例
を説−すゐ。 ′１ 第Ｓ図は第１１１に示し九スタティック型メモリ七ルの
本実＠Ｏ−集論儒による物理的構造を示す平面図、第ｓ
［ｌａ第１＠のｖ−ｗ’＠断面図、第７図は第Ｓ図の■
−Ｗ艙断面断面図る。第５図ないし第７図において、１
．意および３はそれぞれ、従来図と同様の半導体基板６
純物拡散層および分離領域である。従来同＄１１に分離
領域３上に、ポリシリコン配線層で構成されるワード＃
ＷＬおよび電源＠Ｗｅ・が行方向に走行しており、交差
結合されるＭ０８トランジスタＱｓおよびＧ４ のゲー
ト電極用配線ＧｓおよびＧ４ がワード線ＷＬとＮ−の
ポリシリ；ン配線層でＷＬとＶ＠・ の間の半導体基板
１上に、絶縁層４を介して形成されてお染、図面の簡単
化のために８５図には示されていないが、負ｉＩＩ抵抗
ＲｔおよびＲ雪 が、不純物イオンのドープ量を少なく
したポリシリコ゛ンで、拡散層２の一部の上に絶縁層４
を介して形成されている。
本実ＩＮＫよシ、ゲート電極用配置７１ Ｇ ｓおよび
Ｇ４拡散層２、抵抗引およびＲ１、および電源線Ｗｅ・
を覆うようにして、絶縁層４を介して巾広の接地線ＧＮ
Ｄ’が行方向に走行している。
Ｇ４拡散層２、抵抗引およびＲ１、および電源線Ｗｅ・
を覆うようにして、絶縁層４を介して巾広の接地線ＧＮ
Ｄ’が行方向に走行している。
接地＠ＧＮＤ’の上に第２の絶縁層５を介して、ピッ）
ｆｌａｉｌ対、Ｂ Ｌおよび１τが列方向に走行してぃ
ゐ。
ｆｌａｉｌ対、Ｂ Ｌおよび１τが列方向に走行してぃ
ゐ。
第３ｓｉｏ従来例と第１図の本発明の実施例を比較する
とわかるように、従来は、接地＠ＧＮＤはビット線対１
Ｌおよび１Ｌと同一の導電層で形成され列方向Ｋｍ行し
てい喪のに対し、本実施例では接地＃ＧＮＤ’はピッ）
一対ＢＬおよびＢＬとは異なる導電層で巾広Ｋｌｉ威含
れ、行方向に走行し？Ｉ／％る＊ ＩＣｊ１ｋｇｇｌ
ＧＮＤ’ ｆｌ Ｍ Ｏ８） ５ ｙジスｆｉＱｓおよ
びＧ４０ゲート電極用配＠ Ｇ ｓおよびＧ４、および
ドレイン領域をＷ９でいるので、接地線ＧＮＤ’とトラ
ンジスタＱ魯シよびＧ４のゲート電極との間および接地
＠ＧＭＤ’とトランジスタｑ３ およびＧ４０ドレイン
領域とＯＭＫ、それぞれ静電容量が形成場れる。Ｉ！！
って、交差請合されるＭＯＳ）９ンジスタＱｓおよびＧ
４ の電荷蓄積量は従来に比べて増大し、αｌｌＩＣよ
るソフトエラーは発生しにくくなる。すなわち、嬉１−
に示し九尋価回路において、ノードＭｔ、Ｎ＊Ｋｌｌ威
電れた静電容量が増大するために、α−によ為蓄積情報
の反転は生じｋ〈〈なった。ノードＮ＊、Ｎ−の静電容
量をさらに増大させる九めに接地＠ ＧＮＤ’とゲート
電極用配線Ｇｓ、Ｇａとの間の絶縁層４の膜厚および接
地線ＧＮＤ’とドレイン領域との間の膜厚を一層薄くす
ればよい。好ましい実施例においては、これ−らの膜厚
はビット線対ＢＬ、Ｂτと接地線ＧＮＤ’との間の第２
の絶縁層器の膜厚よ如小である。
とわかるように、従来は、接地＠ＧＮＤはビット線対１
Ｌおよび１Ｌと同一の導電層で形成され列方向Ｋｍ行し
てい喪のに対し、本実施例では接地＃ＧＮＤ’はピッ）
一対ＢＬおよびＢＬとは異なる導電層で巾広Ｋｌｉ威含
れ、行方向に走行し？Ｉ／％る＊ ＩＣｊ１ｋｇｇｌ
ＧＮＤ’ ｆｌ Ｍ Ｏ８） ５ ｙジスｆｉＱｓおよ
びＧ４０ゲート電極用配＠ Ｇ ｓおよびＧ４、および
ドレイン領域をＷ９でいるので、接地線ＧＮＤ’とトラ
ンジスタＱ魯シよびＧ４のゲート電極との間および接地
＠ＧＭＤ’とトランジスタｑ３ およびＧ４０ドレイン
領域とＯＭＫ、それぞれ静電容量が形成場れる。Ｉ！！
って、交差請合されるＭＯＳ）９ンジスタＱｓおよびＧ
４ の電荷蓄積量は従来に比べて増大し、αｌｌＩＣよ
るソフトエラーは発生しにくくなる。すなわち、嬉１−
に示し九尋価回路において、ノードＭｔ、Ｎ＊Ｋｌｌ威
電れた静電容量が増大するために、α−によ為蓄積情報
の反転は生じｋ〈〈なった。ノードＮ＊、Ｎ−の静電容
量をさらに増大させる九めに接地＠ ＧＮＤ’とゲート
電極用配線Ｇｓ、Ｇａとの間の絶縁層４の膜厚および接
地線ＧＮＤ’とドレイン領域との間の膜厚を一層薄くす
ればよい。好ましい実施例においては、これ−らの膜厚
はビット線対ＢＬ、Ｂτと接地線ＧＮＤ’との間の第２
の絶縁層器の膜厚よ如小である。
本発明による付加的効果として、従来は列方向に同一導
電層で構成された３本の配＠ＢＬ、ＧＮＤ。
電層で構成された３本の配＠ＢＬ、ＧＮＤ。
１τが存在していたのに対し、本実施例ではビット線対
ＢＬ 、 ＢＬ の２本だ妙が列方向に走行しているの
で、列方向の配線間の間隔ｔＢ、メモリセルの寸法を同
じくしたとき、本実施例の方が従来例よ如大きくなると
いうむとがあけられる。このことは、ピッＦ線対：；二
が従来、に比較して容易になることを意味し て本
実施例によシ製造、、′− 歩留は向上する。まえ、、亨声施例において、列方向層
：し：。
ＢＬ 、 ＢＬ の２本だ妙が列方向に走行しているの
で、列方向の配線間の間隔ｔＢ、メモリセルの寸法を同
じくしたとき、本実施例の方が従来例よ如大きくなると
いうむとがあけられる。このことは、ピッＦ線対：；二
が従来、に比較して容易になることを意味し て本
実施例によシ製造、、′− 歩留は向上する。まえ、、亨声施例において、列方向層
：し：。
の配線間の間隔ｔを従来例と等しくすれば、ビット線対
の間の間隔は従来と比較して約半分にな如従って集積腿
は大巾に向上する。
の間の間隔は従来と比較して約半分にな如従って集積腿
は大巾に向上する。
上述の実施例においでは、接地＠ＧＮＤ’はワードＩＩ
ＷＬを除くすべてＯポリシリコン配線およびワード−下
以外Ｏ拡散層を覆うように形成されているが、ゲート電
極用配＠ｌ Ｇ ｓと抵抗Ｂ！ と拡散領域２との接触
用フンタクト窓Ｎ２％およびＧ４と組 と拡散領斌雪と
の接触用コンタクト窓Ｎ１ を覆うようＫして接地線を
形成すればα線によるソフトエラーは充分に阻止できる
。
ＷＬを除くすべてＯポリシリコン配線およびワード−下
以外Ｏ拡散層を覆うように形成されているが、ゲート電
極用配＠ｌ Ｇ ｓと抵抗Ｂ！ と拡散領域２との接触
用フンタクト窓Ｎ２％およびＧ４と組 と拡散領斌雪と
の接触用コンタクト窓Ｎ１ を覆うようＫして接地線を
形成すればα線によるソフトエラーは充分に阻止できる
。
Ｃフ）発明の効果
以上述べたように１本発明によれば、メ毛リセルの７リ
ツプフロツプを構成するＭＯＳ）ランジスタのゲート電
極用配線を覆うように接地線を配置し九ことにより、ス
タティック屋半導体記憶装置において、メ１−リセルの
電荷蓄積量が増大し、それによりα線によゐソフトエラ
ーは減少する。
ツプフロツプを構成するＭＯＳ）ランジスタのゲート電
極用配線を覆うように接地線を配置し九ことにより、ス
タティック屋半導体記憶装置において、メ１−リセルの
電荷蓄積量が増大し、それによりα線によゐソフトエラ
ーは減少する。
ｔた、上記ＩＩ地；曽をビット線対とな異なる配線層、
＊、えｉ、１．１．嗣よ１．工。エフ、□−９て製造歩
留が向上し、ひいては集積度が向上する。
＊、えｉ、１．１．嗣よ１．工。エフ、□−９て製造歩
留が向上し、ひいては集積度が向上する。
４ 図面Ｏ簡単なＩｌ−
嬉１図は本１ｉｌｌＯ対象となるスタティック型ランダ
ムアクセスメモリの１メモリセルを示す等価回路図、第
２図は第１図のスタティック型メモリセル？従来の物理
的構造を示す平面図、第゛図は第２図のト４′線断轡図
、館、４！は第２図の■−■′線断門図・第１図は第１
図に示し些−タティ・り撤メ毫リセルの本発明の一実施
例による物理的構造を示す半面図、菖６図は第５図の■
−！′線断面図、そして第７図は第Ｓ図？〒−■’＃断
面図である。
ムアクセスメモリの１メモリセルを示す等価回路図、第
２図は第１図のスタティック型メモリセル？従来の物理
的構造を示す平面図、第゛図は第２図のト４′線断轡図
、館、４！は第２図の■−■′線断門図・第１図は第１
図に示し些−タティ・り撤メ毫リセルの本発明の一実施
例による物理的構造を示す半面図、菖６図は第５図の■
−！′線断面図、そして第７図は第Ｓ図？〒−■’＃断
面図である。
ｌ・・・半導体基板、２・・・不純物拡散層、３・・・
分離領域、４・・・絶縁層、Ｗ Ｌ ７−・ワード線、
ＢＬ、ＢＬ・・・ビット、一対、ｖ＠＠・・・電源線、
ＧＮＤ・・・接地線、Ｇｌ、Ｇ４・・・ゲート電極用配
線、ＧＮＤ’・・・接地線特許出願人 富士通株式会社 特許出願代理人 弁理出前 木 朗 ９！理士画館和之 弁理士 内 １）幸 男 弁理士山口昭之 第２図 第３図 □ 、ｌ 第４図 第５図 第６図 ］ Ｚ Ｚ ２手続補正書 昭和５８年を月 ご日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５７年 特許願 第３２２３６号２、発明の名称 半導体配憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 図 面 （第５図） ６、補正の内容 図面の第５図を別紙の通り補正する。
分離領域、４・・・絶縁層、Ｗ Ｌ ７−・ワード線、
ＢＬ、ＢＬ・・・ビット、一対、ｖ＠＠・・・電源線、
ＧＮＤ・・・接地線、Ｇｌ、Ｇ４・・・ゲート電極用配
線、ＧＮＤ’・・・接地線特許出願人 富士通株式会社 特許出願代理人 弁理出前 木 朗 ９！理士画館和之 弁理士 内 １）幸 男 弁理士山口昭之 第２図 第３図 □ 、ｌ 第４図 第５図 第６図 ］ Ｚ Ｚ ２手続補正書 昭和５８年を月 ご日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５７年 特許願 第３２２３６号２、発明の名称 半導体配憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 図 面 （第５図） ６、補正の内容 図面の第５図を別紙の通り補正する。
７、添附書類の目録
補正図面 （第５図） １ 通、′４
′・３／
′：、１
ｆ−１′。
１明。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に絶縁層を介して形成されたワード線
、ビット線対、電源線、ｌ１ｉＩ地線、該ワード線と該
ビット線対との各交差部に配設されたＭＯ８）ランシス
タからなるスタ、ティック型メモリセル、および該ＭＯ
８）ラン、ジスタのゲート電極用配線の各々と誼電源線
との間に接続された負荷抵抗な具備する半導体記憶装置
において、該接地線は、畔ゲート電極用配線及び該ゲー
ト電極用配線に接続される９Ｍ０８）ランジスタの拡散
領域ｐ一部を覆うように１、該ゲート電極相＆！線上に
第１の絶縁層を介して第１の導電層より形成され、該ビ
ット線対が該第１の導電層上に第２の絶縁層を介して第
２の導電層により形成されたことを特徴とする半導体記
憶装置。 ２、該鍮地線下の該第１の絶縁層の膜厚は、皺ビット線
対下の第２０絶縁層の膜厚よ妙手とした特許請求の範囲
第参項記載の半導体配憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032236A JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
| EP83301104A EP0087979B1 (en) | 1982-03-03 | 1983-03-02 | A semiconductor memory device |
| DE8383301104T DE3380548D1 (en) | 1982-03-03 | 1983-03-02 | A semiconductor memory device |
| US06/915,967 US4809046A (en) | 1982-03-03 | 1986-10-06 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032236A JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165376A true JPS58165376A (ja) | 1983-09-30 |
| JPS602781B2 JPS602781B2 (ja) | 1985-01-23 |
Family
ID=12353342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032236A Expired JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602781B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134460A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置とそのレイアウト方法 |
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3002343A1 (de) * | 1979-01-23 | 1980-07-31 | Nippon Electric Co | Integrierte halbleiterschaltung, speziell aus igfets |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
-
1982
- 1982-03-03 JP JP57032236A patent/JPS602781B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3002343A1 (de) * | 1979-01-23 | 1980-07-31 | Nippon Electric Co | Integrierte halbleiterschaltung, speziell aus igfets |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134460A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置とそのレイアウト方法 |
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS602781B2 (ja) | 1985-01-23 |
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